JPH01232848A - 従属同期方式 - Google Patents
従属同期方式Info
- Publication number
- JPH01232848A JPH01232848A JP63058186A JP5818688A JPH01232848A JP H01232848 A JPH01232848 A JP H01232848A JP 63058186 A JP63058186 A JP 63058186A JP 5818688 A JP5818688 A JP 5818688A JP H01232848 A JPH01232848 A JP H01232848A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- circuit
- clock
- output
- speed clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部からのクロック成分と同期してクロック
パルスの発生を行なう従属同期方式に関するものである
。
パルスの発生を行なう従属同期方式に関するものである
。
従属同期方式は、通信網の各装置間における同期動作等
に用いられておシ、通信網の端末装置においては、ディ
ジタル回線終端装置（以下、ＤＳＵ）から供給されるク
ロックパルスと同期させる方式、または、データ回線の
クロック成分と同期させる方式が一般に用いられている
。
に用いられておシ、通信網の端末装置においては、ディ
ジタル回線終端装置（以下、ＤＳＵ）から供給されるク
ロックパルスと同期させる方式、または、データ回線の
クロック成分と同期させる方式が一般に用いられている
。
しかし、ＤＳＵからのクロックパルスと同期させる方式
では、ＤＳＵに多くの端末装置が接続される場合、別途
にクロックパルス分配盤を設けねばならず、構成が複雑
化する欠点を生じている一方、データ回線のクロック成
分を抽出し、これと同期させる方式では、当該装置が例
えばトランスコーダ等であシ、データ回線の中間に位置
する場合、回線全体としての信頼性を低下させる欠点を
生じている。
では、ＤＳＵに多くの端末装置が接続される場合、別途
にクロックパルス分配盤を設けねばならず、構成が複雑
化する欠点を生じている一方、データ回線のクロック成
分を抽出し、これと同期させる方式では、当該装置が例
えばトランスコーダ等であシ、データ回線の中間に位置
する場合、回線全体としての信頼性を低下させる欠点を
生じている。
前述の課題を屏決するため、本発明はつぎの手段によシ
構成するものとなっている。
構成するものとなっている。
すなわち、ＤＳＵからの低速クロックパルスを受信する
クロック受信回路（以下、ＣＫＲ）と、これのクロック
出力が断となったことを検出するクロック断検出回路（
以下、ＣＫＤ）と、データ回線よシ抽出した高速クロッ
クパルスを分周し低速クロックパルスとする分局器（以
下、Ｄｖ）と、ＣＫＤＣＩ検出々力に応じＣＫＨの出力
からＤＹの出力へ切換を行なう切換回路（以下、ＳＷ）
と、このＳＷの出力と同期した高速クロックパルスを発
生する位相同期発振回路（以下、ＰＬＯ）とを備えたも
のである。
クロック受信回路（以下、ＣＫＲ）と、これのクロック
出力が断となったことを検出するクロック断検出回路（
以下、ＣＫＤ）と、データ回線よシ抽出した高速クロッ
クパルスを分周し低速クロックパルスとする分局器（以
下、Ｄｖ）と、ＣＫＤＣＩ検出々力に応じＣＫＨの出力
からＤＹの出力へ切換を行なう切換回路（以下、ＳＷ）
と、このＳＷの出力と同期した高速クロックパルスを発
生する位相同期発振回路（以下、ＰＬＯ）とを備えたも
のである。
したがって、ＣＫＲを介するＤＳＵからの低速クロック
パルスが到来していれば、ＳＷがＣＫＨの出力を選択し
ており、これと同期した高速クロックパルスをＰＬＯが
発生し、ＣＫＨの出力が断となればＳＷがＤＶの出力を
選択するため、データ回線から抽出した高速クロックパ
ルスと同期した高速クロックパルスをＰＬＯが発生する
ものとなる。
パルスが到来していれば、ＳＷがＣＫＨの出力を選択し
ており、これと同期した高速クロックパルスをＰＬＯが
発生し、ＣＫＨの出力が断となればＳＷがＤＶの出力を
選択するため、データ回線から抽出した高速クロックパ
ルスと同期した高速クロックパルスをＰＬＯが発生する
ものとなる。
以下、実施例を示すブロック図によって本発明の詳細な
説明する。
説明する。
同図においては、ＤＳＵからの低速クロックパルスＬＣ
ＫをＣＫＲｌが受信し、ＴＴＬ、レベルのクロックパル
スとしたうえ送出しておシ、このクロック出力をＣＫＤ
２が監視し、ＣＫＲｌのクロック出力が断となれば、こ
れの検出々力を送出するものとなっている。
ＫをＣＫＲｌが受信し、ＴＴＬ、レベルのクロックパル
スとしたうえ送出しておシ、このクロック出力をＣＫＤ
２が監視し、ＣＫＲｌのクロック出力が断となれば、こ
れの検出々力を送出するものとなっている。
一方、データ回線から抽出した高速クロックパルスＨＣ
ＫをＤＶ３が分周し、低速クロックパルスとしておυ、
この出力およびＣＫＲｌの出力はＳＷ４へ与えられ、こ
＼において選択切換が行なわれるものとなっている。
ＫをＤＶ３が分周し、低速クロックパルスとしておυ、
この出力およびＣＫＲｌの出力はＳＷ４へ与えられ、こ
＼において選択切換が行なわれるものとなっている。
たソし、ＳＷ４は、ＣＫＤ２の検出々力が生じないとき
、ＣＫＲｌの出力を選択しており、この出力がＰＬＯ５
へ与えられ、ＰＬＯ５は、ＣＫＲｌを介する低速クロッ
クパルスＬＣＫと位相同期した高速クロックパルスを発
生し、各部への供給を行なっている。
、ＣＫＲｌの出力を選択しており、この出力がＰＬＯ５
へ与えられ、ＰＬＯ５は、ＣＫＲｌを介する低速クロッ
クパルスＬＣＫと位相同期した高速クロックパルスを発
生し、各部への供給を行なっている。
以上に対し、ＣＫＲｌの出力が断となれば、ＣＫＤ２の
検出々力が生じ、これに応じてＳＷ４がＣＫＲ１の出力
からＤＶ３の出力へ切換を行なうため、このとき（では
、ＰＬＯ５がＤＶ３の出力と位相同期した高速クロック
パルスを発生し、各部へ供給を行なうものとなる。
検出々力が生じ、これに応じてＳＷ４がＣＫＲ１の出力
からＤＶ３の出力へ切換を行なうため、このとき（では
、ＰＬＯ５がＤＶ３の出力と位相同期した高速クロック
パルスを発生し、各部へ供給を行なうものとなる。
以上の説明により明らかなとおと本発明によれば、ＤＳ
Ｕからの低速クロックパルスを受信回路により受信する
と共に、データ回線より抽出した高速クロックパルスを
分周して低速クロックパルスとし、受信回路のクロック
出力断を検出したとき、受信回路の出力から分周した出
力への切換を行なうものとし、この切換出力によシ位相
同期発振を行なわせることＫより、ＤＳＵからのクロッ
クパルスとの同期を優先とし、これの断に応じてデータ
回線のクロック成分との同期が行なえるものとなシ、構
成の簡略化および信頼性の向上が実現すると共に、シ゛
ステム設計の自由度が向上し、特に通信網の各装置にお
ける従属同期動作において顕著な効果が得られる。
Ｕからの低速クロックパルスを受信回路により受信する
と共に、データ回線より抽出した高速クロックパルスを
分周して低速クロックパルスとし、受信回路のクロック
出力断を検出したとき、受信回路の出力から分周した出
力への切換を行なうものとし、この切換出力によシ位相
同期発振を行なわせることＫより、ＤＳＵからのクロッ
クパルスとの同期を優先とし、これの断に応じてデータ
回線のクロック成分との同期が行なえるものとなシ、構
成の簡略化および信頼性の向上が実現すると共に、シ゛
ステム設計の自由度が向上し、特に通信網の各装置にお
ける従属同期動作において顕著な効果が得られる。
図は本発明の実施例を示すブロック図である。
１命・・・クロック受信回路、２・・・・クロック断検
出回路、３・・・・分周器、４・・・・切換回路、５・
・・・位相同期発振回路。
出回路、３・・・・分周器、４・・・・切換回路、５・
・・・位相同期発振回路。
Claims (1)
- 外部からのクロック成分と同期してクロックパルスの
発生を行なう従属同期方式において、ディジタル回線終
端装置からの低速クロックパルスを受信するクロック受
信回路と、該クロック受信回路のクロック出力が断とな
つたことを検出するクロック断検出回路と、データ回線
より抽出した高速クロックパルスを分周し低速クロック
パルスとする分周器と、前記クロック断検出回路の検出
々力に応じ前記クロック受信回路の出力からの分周器の
出力へ切換を行なう切換回路と、該切換回路の出力と同
期した高速クロックパルスを発生する位相同期発振回路
とを備えたことを特徴とする従属同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058186A JPH01232848A (ja) | 1988-03-14 | 1988-03-14 | 従属同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63058186A JPH01232848A (ja) | 1988-03-14 | 1988-03-14 | 従属同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01232848A true JPH01232848A (ja) | 1989-09-18 |
Family
ID=13076985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63058186A Pending JPH01232848A (ja) | 1988-03-14 | 1988-03-14 | 従属同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01232848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738548A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | 伝送装置 |
-
1988
- 1988-03-14 JP JP63058186A patent/JPH01232848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738548A (ja) * | 1993-06-28 | 1995-02-07 | Nec Corp | 伝送装置 |
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