JPH01233544A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 互いに同一のデータを保持する共用メモリを備えた、２
つの独立した情報処理システムにおけるそれぞれの共用
メモリへのデータ転送方式に関し、データ転送における
待ち時間の無駄を排除し、転送速度を高速化させること
を目的とし、共用メモリへのデータ転送を行うシステム
での１つのデータ転送のシーケンスの完了を、そのシス
テムの共用メモリへの転送処理が完了した時点とし、共
用メモリアダプタに、次のデータの他系システムへの転
送を、他系システムにおける前データの処理の終了まで
押上するシーケンス抑止手段を設けた構成とする。

〔産業上の利用分野〕

本発明は、互いに同一のデータを保持する共用メモリを
備えた、２つの独立した情報処理システムにおけるそれ
ぞれの共用メモリへのデータ転送に関する。

２つの独立した情報処理システムにおいて、必要とする
データを、互いに保有する共用メモリに同一内容で記憶
しておくことにより、一方のメモリ等に故障が発生した
時に、そのメンテナンスを容易にする。しかし、これは
２つのシステム間でデータ保障のためのデータ転送が頻
繁に行われることであり、そのデータ転送を高速化する
ことは、システムの実質的処理の能力を向上させること
につながる。

〔従来の技術〕

上記システムにおける従来のデータ転送を、第３図およ
び第４図の従来における動作のタイムチャートにより説
明する。第３図はシステムの基本構成図であり、二つの
独立したシステムα、βにおいて、Ａ、　Ａ’は夫々主
記憶装置を含むＣＰＵ、Ｂ、Ｂ’は夫々のシステムα、
β間において共用メモリへの転送、制御をするための共
用メモリアダプタ、ｃ、ｃ’はシステム間で同一のデー
タを保持する共用メモリである。

このシステムにおいて、システムαのＣＰＵＡから二つ
の共用メモリｃ、ｃ’にデータを転送する場合は、まず
ＣＰＵＡから共用メモリアダプタＢにデータが送られる
。この動作をａとすると、動作ａは横軸に時間をとった
第４図に示すように所定の時間を費やし行われる。共用
メモリアダプタＢは、送られたデータを共用メモリアダ
プタＢ′に送る。この動作をｂとすると、動作すも第４
図で示すように所定の時間を費やす。次に、共用メモリ
アダプタＢは、送られたデータを共用メモリＣに送る。

この動作をＣとすると動作Ｃは第４図で示すように所定
の時間を要する。共用メモリアダプタＢ′は、送られた
データを共用メモリＣ′に送る。この動作をｄとすると
、動作ｄも第４図に示すように所定の時間にて行われる
。このように、動作ｄ後に、共用メモリｃ、　　ｃ’へ
のデータ転送が終了したことになり、第４図に示すよう
に転送サイクル時間Ｐをもって転送完了となり、次の転
送が可能となる。このようなデータ転送は、システムβ
のＣＰ　ＵＡ’から二つの共用メモリＣ２Ｃ′にデータ
を転送する場合も同様である。

〔発明が解決しようとする課題〕

しかし上述の従来の技術においては、システムαの共用
メモリアダプタＢがシステムβの共用メモリアダプタＢ
′にデータを送った時、共用メモリアダプタＢ′が他の
処理を行なっているＢｕｓｙ状態にあると、共用メモリ
アダプタＢ′から共用メモリＣ′へのデータ転送は直ぐ
にはなされない。

そのデータ転送は、他の処理が終了し、複数ある処理要
求の中から動作ｄの実行要求が選択されることによって
実行される。このように動作ｄは、第４図に示すように
動作すの終了の後に共用メモリアダプタＢ′での待ち時
間ｍを経過してから開始されることになる。そして、共
用メモリアダプタＢは、共用メモリＣにデータを送った
後、共用メモリアダプタＢ′からの転送終了通知信号（
動作ｄ終了通知信号）を検出するまでの時間ｎの間、処
理を停止してしまう。従って、転送サイクル時間Ｐが長
くなり、次のデータ転送であるＣＰＵＡから共用メモリ
アダプタＢへのデータ転送の動作ａ′の開始が遅れるこ
とになる。

即ち、システムα、βからなる独立タイプにおいて、両
システムの共用メモリｃ、ｃ’のデータを同時に保証し
ようとすると、動作ｃ、ｄの両方の処理が終了しなけれ
ば次の処理が開始できない。

そのため、次の処理開始までの待ち時間が長くなり、シ
ステムのデータ転送速度が遅くなるという問題が生ずる
。

本発明は、上記課題に鑑みて創案されたもので、データ
転送において待ち時間の無駄を排除し、転送速度を高速
化させるデータ転送方式の提供を目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のデータ転送方式は
、他のシステムと同一のデータを保持する共用メモリと
、自系および他系システムの共用メモリへのデータ転送
を司る共用メモリアダプタとを備える情報処理システム
のデータ転送方式において、共用メモリへのデータ転送
を行うシステムでの１つのデータ転送のシーケンスの完
了を、そのシステムの共用メモリへの転送処理が完了し
た時点とし、共用メモリアダプタに、次のデータの他系
システムへの転送を、他系システムにおける前データの
処理の終了まで抑止するシーケンス抑止手段を設けたも
のとする。

〔作用〕

一方のシステムのＣＰＵが、自系および他系の共用メモ
リへデータを転送しようとする場合、自系の共用メモリ
アダプタはＣＰＵからデータを受は取り、他系システム
へデータを転送し、その後目系システムの共用メモリへ
データを転送する。

この時点で、本発明では自系システムにおける１つのデ
ータの転送シーケンスを完了とする。従って、直ちに次
の転送シーケンスとなり共用メモリアダプタは次のデー
タをＣＰＵから受は取る。ここで他系システムにおいて
その前データの共用メモリへの転送処理が終了していな
ければ、シーケンス抑止手段により次のデータの他系シ
ステムへの転送は抑止される。

これにより、他系システムでの共用メモリへの転送の終
了を待たずに、自系システムでは次の転送シーケンスが
開始されるので、自系シーケンスにおける待ち時間が減
少し、高速化がなされる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、第３図に示したシステム間のデータ転送を行
う共用メモリアダプタＢ、Ｂ’の要部を示す回路図であ
る。第１訃において、１は共用メモリアダプタ間のデー
タバス制御回路、２はフリップフロップであり、そのＱ
出力がデータバス制御回路１に入力されていて、Ｊ入力
がＯＮにされると、Ｑ出力がＯＮとなり、データバス上
にデータが出力され、Ｋ入力がＯＮにされるとＱ出力が
ＯＦＦになるためデータの出力が抑止されるようになさ
れている。従来は第３図で示す動作ｂ、すなわち、アダ
プタ間のデータ転送の開始を示す信号（ＳＥＴｂ）がＪ
に入力され、終了を示す信号（Ｒ３Ｔｂ）がＫに入力さ
れてデータの出力の制御がなされていた。本実施例では
に入力には従来と同じ（終了を示す信号（Ｒ５Ｔｂ　）
が接続されている。３゜４は第３図に示す動作ｄの終了
により発せられる相手システムからの終了通知信号Ｅを
同期化するフリップフロップである。

以上の構成は従来において備えられていたものであるが
、本実施例ではシーケンス抑止手段として、フリップフ
ロップ５とアンドゲート６が付加されている。フリップ
フロップ５のＪ入力には、フリップフロップ２のＱ出力
が、Ｋ入力にはフリップフロップ４のＱ出力が接続され
、アンドゲート６の入力には、一方を前述した動作すの
開始を示す信号（ＳＥＴｂ）が、他方にはフリップフロ
ップ５の回出力が接続され、その出力をフリップフロッ
プ２のＪ入力に接続して構成されている。

さらに、この共用メモリアダプタでは、自系システムの
ＣＰＵからの転送の場合、自系システムの共用メモリへ
の書込み（動作Ｃ）が終った時点で、１つのデータ転送
のシーケンスが完了となり、ＣＰＵに転送を要求するデ
ータがあれば、共用メモリアダプタは直ちに次の転送シ
ーケンス（動作ａ’）の実行を開始するようになされて
いる。

上記構成における動作を第２図に示すタイムチャートと
、第３図を参照して説明する。ＣＰＵＡより２つの共用
メモリｃ、ｃ’にデータを転送しようとする時、まずＣ
ＰＵＡは共用メモリアダプタＢにデータを送り（動作ａ
　）　、共用メモリアダプタＢはそのデータを共用メモ
リアダプタＢ′に送る（動作ｂ）。この時、フリップフ
ロップ２のＱ出力がＯＮになり、フリップフロップ５の
回出力はリセットされる０次に共用メモリアダプタＢは
データを共用メモリＣに送る（動作Ｃ）。ここまでが自
系システムαにおける１つの転送シーケンスとなる。

この後共用メモリアダプタＢは、動作Ｃ終了後ＣＰＵＡ
に次の転送用データがあれば、共用メモリアダプタＢ′
からの終了通知信号Ｅを待たすに次のデータをＣＰＵＡ
から取り込む（動作ａ　／　）。

一方、共用メモリアダプタＢ′では動作すによりデータ
を取り込んだ時にはＢｕｓｙ状態にあり、ｈ時間後にプ
ライオリティが取られ、データを共用メモリＣ′に送る
（動作ｄ）。更に共用メモリアダプタＢ′は、動作ｄ終
了後共用メモリアダプタＢに対して終了通知信号Ｅを送
出する。共用メモリアダプタＢでは、ＣＰＵＡから次の
データを取り込ん（動作ａ’）だ後に、次のシーケンス
である動作ｂ′の開始を示す信号（ＳＥＴｂ）がＯＮに
される°が、シーケンス抑止手段であるフリップフロッ
プ５の百出力がＯＦＦであるために、アンド回路６がゲ
ートされていて、フリップフロップ２のＱ出力はＯＮに
なされず、データバス制御回路１からデータが送出され
ない状態、即ち、動作ｂ′の実行が抑止されている状態
になっている。この状態に対して、共用メモリアダプタ
Ｂ′からの終了通知信号Ｅが入力されると、フリップフ
ロップ５の百出力がＯＮになり、アンド回路６のゲート
が解除されるため、フリップフロップ２のＱ出力がＯＮ
となり、データバス制御回路１からデータが送出され、
動作ｂ′が開始される。その後、前述の動作ａ　−ｄの
シーケンスと同様に動作ｃ′、動作ｄ′の実行がなされ
、繰り返し行われる。

上記動作において、データの転送時間は第２図に示すよ
うに、共用メモリアダプタＢ′がＢｕｓｙ状態であるた
めに待たされる時間り、ｈ’、・・・に影響される。時
間り、ｈ’、・・・がある程度大きくなると、共用メモ
リアダプタＢにおいても待ち時間ｔｔ、ｐ、’、・・・
が発生することになる。しかし、その場合において本実
施例では動作ｄ、ｄ’、・・・が終了する前に次のデー
タの転送サイクルである動作ａ’、ａ″、・・・が終っ
ているので、動作ａ　−ｄの第１のデータの転送よりも
、第２以降のデータの転送は、共用メモリアダプタＢが
ＣＰＵＡからデータを得る時間だけ早くなされる。即ち
、第２以降の１つのデータ転送において、共用メモリア
ダプタＢがＣＰＵＡからデータを得るサイクルは、前の
データの転送内で平行して行われているため、データ転
送の時間は短縮され、高速化がなされている。

又、時間りがある程度小さく、動作ａ’、ａ“。

・・・が終了するまでに動作ｄ、ｄ’、・・・が終了し
、終了通知信号已によりフリップフロップ５の百出力が
ＯＮにされていれば、時間！はゼロとなる。

即ち、共用メモリアダプタＢの待ち時間がなく、最高速
のデータ転送がなされることになる。

このように、本実施例では、２つのシステムのそれぞれ
の共用メモリへ同一データを転送するに当り、１つのデ
ータの転送終了前に共用メモリアダプタが、先行してＣ
ＰＵから次のデータを得ているため、共用メモリアダプ
タの待ち時間の無駄が減少され、高速化がなされている
。

尚、上記実施例において、サイクル抑止手段としてフリ
ップフロップ５とアンド回路６を付加した構成としたが
、本発明はこれに限定されるものではなく、相手システ
ムの転送における終了通知信号Ｅが検出されるまで、自
システムの動作ｂ′。

ｂ″、・・・が抑止される構成であれば良い。又、上記
説明は第３図において、システムαからシステムβに転
送がなされる例を示したが、逆の場合も同様になされる
ものである。

〔発明の効果〕

以上説明したように、本発明によれば、他系システムの
終了を待たずに次の転送シーケンスが開始され、先行し
てデータ処理がなされるため、従来における待ち時間の
無駄が排除され、転送速度が高速化されるデータ転送方
式を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実方断例における共用メモリアダプ
タの要部回路図、 第２図は実施例の動作のタイムチャート、第３図はシス
テムの基本構成図、 第４図は従来の動作のタイムチャートである。 １；データバス制御回路、 ２〜４；フリップフロップ ５；フリップフロップ（シーケンス抑止手段）、６；ア
ンド回路（シーケンス抑止手段）、α、β；情報処理シ
ステム、 Ａ、Ａ’　　；ＣＰＵ。 Ｂ、Ｂ’　　ｉ共用メモリアダプタ、 ｃ、ｃ’　　；共用メモリ。 本論明の一貧施尋１の孕邦回蕗回 第１図

Claims (1)

【特許請求の範囲】
1. 他のシステムと同一のデータを保持する共用メモリ（Ｃ
   、Ｃ′）と、自系および他系システムの共用メモリ（Ｃ
   、Ｃ′）へのデータ転送を司る共用メモリアダプタ（Ｂ
   、Ｂ′）とを備える情報処理システム（α、β）のデー
   タ転送方式において、共用メモリ（Ｃ、Ｃ′）へのデー
   タ転送を行うシステムでの１つのデータ転送のシーケン
   スの完了を、そのシステムの共用メモリへの転送処理が
   完了した時点とし、共用メモリアダプタ（Ｂ、Ｂ′）に
   、次のデータの他系システムへの転送を、他系システム
   における前データの処理の終了まで抑止するシーケンス
   抑止手段（５、６）を設けたことを特徴とするデータ転
   送方式。