JPH01235257A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01235257A JPH01235257A JP63062864A JP6286488A JPH01235257A JP H01235257 A JPH01235257 A JP H01235257A JP 63062864 A JP63062864 A JP 63062864A JP 6286488 A JP6286488 A JP 6286488A JP H01235257 A JPH01235257 A JP H01235257A
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- wiring
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、ランダム・アクセ
ス・メモリ（ＲＡＭ）モジュールにおけるマザーチップ
用の半田バンプ形成技術において、電極の下地金属層（
以下、ＢＬＭという）形成方法に適用して有効な技術に
関する。
ス・メモリ（ＲＡＭ）モジュールにおけるマザーチップ
用の半田バンプ形成技術において、電極の下地金属層（
以下、ＢＬＭという）形成方法に適用して有効な技術に
関する。
従来は、ＲＡＭモジュールにおけるマザーチップの導通
テストのために、電極間をまたいで半田連結バンプを形
成していた。この半田連結バンプは２個又は複数個の電
極間を１個の半田連結バンプで接合するため、後の加熱
工程により分離し、１個の電極上に１個の半田等からな
る半田バンプを形成している。
テストのために、電極間をまたいで半田連結バンプを形
成していた。この半田連結バンプは２個又は複数個の電
極間を１個の半田連結バンプで接合するため、後の加熱
工程により分離し、１個の電極上に１個の半田等からな
る半田バンプを形成している。
しかしながら、本発明者の検討によれば、前記従来の導
通テスト用電極形成技術では、前記加熱工程により分−
する際、半田バンプが均等に分離せず、半田バンプ形状
不良が多く発生するという問題があった。すなわち、半
田連結バンプを分離する際に、独立した半田バンプ形状
がばらつき、半田バンプ形状不良が発生する要因を持っ
ている。
通テスト用電極形成技術では、前記加熱工程により分−
する際、半田バンプが均等に分離せず、半田バンプ形状
不良が多く発生するという問題があった。すなわち、半
田連結バンプを分離する際に、独立した半田バンプ形状
がばらつき、半田バンプ形状不良が発生する要因を持っ
ている。
また、半田連結バンプの体積条件及び溶かして分離する
際の加熱条件を制御しないと、半田連結バンプが分離し
ないため、半田パンプショート不良を発生するという問
題があった。
際の加熱条件を制御しないと、半田連結バンプが分離し
ないため、半田パンプショート不良を発生するという問
題があった。
本発明の目的は、被拡散物体上に配設された複数の電極
又は端子間に配線を施し、該配線が不必要になった時、
熱処理によって前記配線を拡散させて除去する配線方法
を提供することにある。
又は端子間に配線を施し、該配線が不必要になった時、
熱処理によって前記配線を拡散させて除去する配線方法
を提供することにある。
本発明の他の目的は、複数の電極のＢＬＭの上に半田パ
ンプを形成した半導体ウェハ状態において、前記半田パ
ンプのうち少なくとも２個の電極間をＢＬＭの最上段の
金属層で電気的に接続した半導体ウェハを提供すること
にある。
ンプを形成した半導体ウェハ状態において、前記半田パ
ンプのうち少なくとも２個の電極間をＢＬＭの最上段の
金属層で電気的に接続した半導体ウェハを提供すること
にある。
本発明の他の目的は、不良発生要因である半田連結バン
プを使用せずに、半導体チップの導通テストを行うこと
ができる技術を提供することにある。
プを使用せずに、半導体チップの導通テストを行うこと
ができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、被拡散物体上に配設された複数の電極又は端
子間に配線を施し、該配線が不必要になった時、熱処理
によって前記配線を拡散させて除去する配線方法である
。
子間に配線を施し、該配線が不必要になった時、熱処理
によって前記配線を拡散させて除去する配線方法である
。
また、半導体ウェハの半導体チップ上に配設された複数
の電極又は端子間に配線を施し、該配線を用いて半導体
チップの導通テストを行い、その後、熱処理によって前
記配線を拡散させて除去し、その後、熱処理によって前
記電極の上に電気的に半田バンプを形成する半導体装置
の製造方法である。
の電極又は端子間に配線を施し、該配線を用いて半導体
チップの導通テストを行い、その後、熱処理によって前
記配線を拡散させて除去し、その後、熱処理によって前
記電極の上に電気的に半田バンプを形成する半導体装置
の製造方法である。
また、複数の電極のＢＬＭの上に半田バンプを形成した
半導体ウェハ状態において、前記半田パンプのうち少な
くとも２個の電極間をＢＬＭの最上段の金属層で電気的
に接続した半導体ウェハである。
半導体ウェハ状態において、前記半田パンプのうち少な
くとも２個の電極間をＢＬＭの最上段の金属層で電気的
に接続した半導体ウェハである。
（作用〕
前述の手段によれば、前記半田バンプのうち少なくとも
２個の電極間をＢＬＭの最上段の金属層で電気的に接続
した半導体ウェハであるので、半導体チップ内の導通テ
ストを行うことができる。
２個の電極間をＢＬＭの最上段の金属層で電気的に接続
した半導体ウェハであるので、半導体チップ内の導通テ
ストを行うことができる。
そして、前記半導体チップ内の導通テストを行った後、
熱処理によって前記不必要な金属層（配線）を半田バン
プ中に拡散させて除去し、その後熱処理によって半田バ
ンプを電極上に電気的に独立して形成するのセ、半田バ
ンプの形状ばらつきを低減することができる。
熱処理によって前記不必要な金属層（配線）を半田バン
プ中に拡散させて除去し、その後熱処理によって半田バ
ンプを電極上に電気的に独立して形成するのセ、半田バ
ンプの形状ばらつきを低減することができる。
（発明の実施例〕
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。
る。
なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図乃至第３図は、本発明の一実施例の半導体装置の
製造方法の原理を説明するための各工程の断面図である
。
製造方法の原理を説明するための各工程の断面図である
。
本実施例の半導体装置の製造方法は、第１図に示すよう
に１例えば半導体ウェハ５ｏの主面上に設けられている
例えばアルミニウムからなる配線５４の上に作成された
２個の電極のそれぞれの上に、既存の技術により、下地
金属層（以下、ＢＬＭという）５３が形成される０次に
、それぞれの電極のＢＬＭＳ３の上面及び両者のＢＬＭ
５３の間に、例えば金（Ａｕ）、銅（Ｃｕ）等からなる
導電性金属膜５２が形成され、２個の電極間が電気的に
接続される。
に１例えば半導体ウェハ５ｏの主面上に設けられている
例えばアルミニウムからなる配線５４の上に作成された
２個の電極のそれぞれの上に、既存の技術により、下地
金属層（以下、ＢＬＭという）５３が形成される０次に
、それぞれの電極のＢＬＭＳ３の上面及び両者のＢＬＭ
５３の間に、例えば金（Ａｕ）、銅（Ｃｕ）等からなる
導電性金属膜５２が形成され、２個の電極間が電気的に
接続される。
その後、前記導電性金属膜５２の電極に該当する部分の
上に独立した半田パンプ５１が形成される。
上に独立した半田パンプ５１が形成される。
この状態で、半導体ウェハ５０上のＬｓｉチップの導通
テストが行われる。
テストが行われる。
次に、半導体ウェハ５０上のＬｓｉチップの導通テスト
が行われた後、熱処理により前記導電性金属膜５２が半
田パンプ５１の中に拡散され、第２図に示すように、各
電極のＢＬＭ５３の間の前記導電性金属膜５２が切断さ
れる。その後、第３図に示すように、熱処理により前記
半田パンプ５１が電極のＢＬＭ５３上に電気的に独立さ
れた球状電極５６に形成されると共に、前記導電性金属
膜５２の半田パンプ５１の中に拡散されなかった部分５
５が分離される。
が行われた後、熱処理により前記導電性金属膜５２が半
田パンプ５１の中に拡散され、第２図に示すように、各
電極のＢＬＭ５３の間の前記導電性金属膜５２が切断さ
れる。その後、第３図に示すように、熱処理により前記
半田パンプ５１が電極のＢＬＭ５３上に電気的に独立さ
れた球状電極５６に形成されると共に、前記導電性金属
膜５２の半田パンプ５１の中に拡散されなかった部分５
５が分離される。
このようにすることにより、半田バンプ５１の球状電極
５６が均一に形成されるので、半田パンプ５１の球状電
極５６のばらつきを低減することができる。
５６が均一に形成されるので、半田パンプ５１の球状電
極５６のばらつきを低減することができる。
これにより、半田連結バンプを使用することなく、Ｌｓ
ｉチップの導通テストが可能となるため、半田連結バン
プに伴う半田バンプ形状不良及び半田パンプショート不
良を低減することができる。
ｉチップの導通テストが可能となるため、半田連結バン
プに伴う半田バンプ形状不良及び半田パンプショート不
良を低減することができる。
次に、前記原理に基づいてなされた本発明の一実施例の
半導体装置の半田バンプ部分の概略構成について説明す
る。
半導体装置の半田バンプ部分の概略構成について説明す
る。
第４図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図。
部分の断面図。
第５図は、第４図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第６図は、第５図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第７図は、第６図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第８図は、第７図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
におけるレイアウトを示した平面図、第６図は、第５図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図、第７図は、第６図に示したキャリア型
パッケージを複数個収納したマルチチップモジュールの
断面図、 第８図は、第７図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図である。
第４図において、１はｐ−型単結晶シリコンからなる半
導体チップであり、２はＰ型チャネルストッパ領域、３
はフィールド絶縁膜である。半導体チップ１の主面には
、例えばバイポーラトランジスタ４が形成しである。こ
のバイポーラトランジスタ４は、ゴ型埋込み層５、ゴ型
コレクタ領域６、ｐ型ベース領域７、ｄ型エミッタ領域
８、ｎ°型コレクタ引出し領域９とで構成しである。半
導体チップ１上には、第１層目のアルミニウム配線１ｏ
、例えば酸化シリコン膜からなる第１層目のパッシベー
ション膜１１、第２層目のアルミニウム配線１３、例え
ばリンシリケートガラス（ＰＳＧ）膜からなる第２層目
のパッシベーション膜１４、第３層目のアルミニウム配
線１６、例えばＰＳＧ膜からなる第３層目のパッシベー
ション膜１７、第４層目のアルミニウム配線１９、最上
層のパッシベーション膜を構成する窒化シリコン膜２０
とこの上の酸化シリコン膜２１が形成しである。２４は
アルミニウム配線１゜をベースフ、エミッタ８あるいは
コレクタ引出し領域９に接続するための接続孔、１２は
アルミニウム配線１３をアルミニウム配線１０に接続す
るための接続孔、１５はアルミニウム配線１Ｂをアルミ
ニウム配線１３に接続するための接続孔、１８はアルミ
ニウム配線１９をアルミニウム配線１６に接続するため
の接続孔である。最上層のパッシベーション膜２０゜２
１は、アルミニウム配線１９の上の部分が選択的に除去
されて開口２２どなっている。そして、アルミニウム配
線１９の開口２２から露出している部分及び開口２２の
側壁を成す窒化シリコン膜２０と酸化シリコン膜２１の
側面さらに酸化シリコン膜２１の開口２２の周辺にＢＬ
Ｍ２５が設けである。このＢＬＭ２５を介して１例えば
半田からなる半田バンプ２３をアルミニウム配線１９に
接続している。
導体チップであり、２はＰ型チャネルストッパ領域、３
はフィールド絶縁膜である。半導体チップ１の主面には
、例えばバイポーラトランジスタ４が形成しである。こ
のバイポーラトランジスタ４は、ゴ型埋込み層５、ゴ型
コレクタ領域６、ｐ型ベース領域７、ｄ型エミッタ領域
８、ｎ°型コレクタ引出し領域９とで構成しである。半
導体チップ１上には、第１層目のアルミニウム配線１ｏ
、例えば酸化シリコン膜からなる第１層目のパッシベー
ション膜１１、第２層目のアルミニウム配線１３、例え
ばリンシリケートガラス（ＰＳＧ）膜からなる第２層目
のパッシベーション膜１４、第３層目のアルミニウム配
線１６、例えばＰＳＧ膜からなる第３層目のパッシベー
ション膜１７、第４層目のアルミニウム配線１９、最上
層のパッシベーション膜を構成する窒化シリコン膜２０
とこの上の酸化シリコン膜２１が形成しである。２４は
アルミニウム配線１゜をベースフ、エミッタ８あるいは
コレクタ引出し領域９に接続するための接続孔、１２は
アルミニウム配線１３をアルミニウム配線１０に接続す
るための接続孔、１５はアルミニウム配線１Ｂをアルミ
ニウム配線１３に接続するための接続孔、１８はアルミ
ニウム配線１９をアルミニウム配線１６に接続するため
の接続孔である。最上層のパッシベーション膜２０゜２
１は、アルミニウム配線１９の上の部分が選択的に除去
されて開口２２どなっている。そして、アルミニウム配
線１９の開口２２から露出している部分及び開口２２の
側壁を成す窒化シリコン膜２０と酸化シリコン膜２１の
側面さらに酸化シリコン膜２１の開口２２の周辺にＢＬ
Ｍ２５が設けである。このＢＬＭ２５を介して１例えば
半田からなる半田バンプ２３をアルミニウム配線１９に
接続している。
前記ＢＬＭ２５は、Ｃｒ膜２５Ａの上にＣｕとＳｎの合
金膜２５Ｂを積層した２層膜がらなっている。
金膜２５Ｂを積層した２層膜がらなっている。
Ｃｒ膜２５Ａの膜厚は１２００人程度１あり、合金膜２
５Ｂの膜厚は６０００人程度１ある。
５Ｂの膜厚は６０００人程度１ある。
前記半田バンプ２３は、第５図に示したようなレイアウ
トで半導体チップ１上に配置されている。
トで半導体チップ１上に配置されている。
この半導体チップ１は、第６図に示すように、チップキ
ャリア型パッケージ１００の中に収納される。
ャリア型パッケージ１００の中に収納される。
第６図において、１００はチップキャリア型パッケージ
（以下、単にパッケージという）である、半導体チップ
１の半田パンプ２３は、パッケージ１００の例えばアル
ミナ（Ａ Ｑ ｚ Ｏａ）又はムライト（３ＡＱ２０．
・２ Ｓ ｉ Ｏ，）等からなるチップキャリア１０１
上の配線に接続されている。また、半導体チップ１の裏
面は例えば半田からなる接着材（ろう材）１０３を介し
て、パッケージ１００の例えばアルミナイドライド等か
らなるキャップ１０２に取り付けられている。キャップ
１０２の周辺部は、例えば半田からなる封止接着材（ろ
う材）１０４を介してチップキャリア１０１に取り付け
られている。１０５は例えば半田からなる半田バンプで
ある。このパッケージ１００は、第７図に示すように、
マルチチップモジュール２００の中に複数個設けられる
。パッケージ１００は、ＭエバＡ５’ｌ’ ト（３Ａ
Ｑ、Ｏ，” ２ Ｓ ｉ Ｏ，）カらなるモジュール基
板（セラミック基板）２０１の上に複数個搭載されてお
り、またパッケージ１００の上面は、くし歯型下部放熱
部材２０３とこれに嵌合するくし歯型上部放熱部材２０
４を介して冷却ブロック２０２により冷却されている。
（以下、単にパッケージという）である、半導体チップ
１の半田パンプ２３は、パッケージ１００の例えばアル
ミナ（Ａ Ｑ ｚ Ｏａ）又はムライト（３ＡＱ２０．
・２ Ｓ ｉ Ｏ，）等からなるチップキャリア１０１
上の配線に接続されている。また、半導体チップ１の裏
面は例えば半田からなる接着材（ろう材）１０３を介し
て、パッケージ１００の例えばアルミナイドライド等か
らなるキャップ１０２に取り付けられている。キャップ
１０２の周辺部は、例えば半田からなる封止接着材（ろ
う材）１０４を介してチップキャリア１０１に取り付け
られている。１０５は例えば半田からなる半田バンプで
ある。このパッケージ１００は、第７図に示すように、
マルチチップモジュール２００の中に複数個設けられる
。パッケージ１００は、ＭエバＡ５’ｌ’ ト（３Ａ
Ｑ、Ｏ，” ２ Ｓ ｉ Ｏ，）カらなるモジュール基
板（セラミック基板）２０１の上に複数個搭載されてお
り、またパッケージ１００の上面は、くし歯型下部放熱
部材２０３とこれに嵌合するくし歯型上部放熱部材２０
４を介して冷却ブロック２０２により冷却されている。
冷却ブロック２０２は例えば銅（Ｃｕ）とタングステン
（Ｗ）の合金からなり、くし歯型下部放熱部材２０３及
びくし歯型上部放熱部材２０４は例えば銅（Ｃｕ）から
なっている。
（Ｗ）の合金からなり、くし歯型下部放熱部材２０３及
びくし歯型上部放熱部材２０４は例えば銅（Ｃｕ）から
なっている。
２０５は冷却ブロック２０２に設けられている流路であ
り、この中を冷却水２０６が流れるようになっている。
り、この中を冷却水２０６が流れるようになっている。
冷却ブロック２０２の側部は１例えば半田からなる封止
接着材（ろう材）２０７によってモジュール基板２０１
に取り付けられている。２０８はモジュール基板２０１
に設けられた入出力ピンである。このマルチチップモジ
ュール２００は、第８図に示したように、多層プリント
基板３００上に多数実装される。
接着材（ろう材）２０７によってモジュール基板２０１
に取り付けられている。２０８はモジュール基板２０１
に設けられた入出力ピンである。このマルチチップモジ
ュール２００は、第８図に示したように、多層プリント
基板３００上に多数実装される。
マルチチップモジュール２００の多層プリント基板３０
０上への実装は、前記入出力ピン２０８を多層プリント
基板３００の穴（図示していない）に差し込むことによ
り行なう、３０１は冷却パイプであり、この冷却パイプ
３０１から前記冷却ブロック２０２の流路２０５に前記
冷却水２０６を流すことができるようになっている。
０上への実装は、前記入出力ピン２０８を多層プリント
基板３００の穴（図示していない）に差し込むことによ
り行なう、３０１は冷却パイプであり、この冷却パイプ
３０１から前記冷却ブロック２０２の流路２０５に前記
冷却水２０６を流すことができるようになっている。
次に、前記半導体装置のＢＬＭ２５の最上段の金属層ま
での形成方法を説明する。
での形成方法を説明する。
第９図乃至第＃＃図は、前記第４図に示す半導体装置の
製造工程の各工程における断面図である。
製造工程の各工程における断面図である。
本実施例の半導体装置の製造方法は、まず、第９図に示
すように、ｐ−型半導体チップｌにｐ型チャネルストッ
パ領域２、フィールド絶縁膜３、ｎ。
すように、ｐ−型半導体チップｌにｐ型チャネルストッ
パ領域２、フィールド絶縁膜３、ｎ。
型埋込み層５、ｎ−型コレクタ領域６、ｐ型ベース領域
フ、ゴ型エミッタ領域８、ゴ型コレクタ引出し領域９を
それぞれ形成する。さらに、接続孔２４、第１層目のア
ルミニウム配線１０、第１層目のパッシベーション膜（
例えば酸化シリコン膜）１１、接続孔１２、第２層目の
アルミニウム配線１３、第２層目のパッシベーション膜
（例えばＰＳＧ膜）１４、接続孔１５、第３層目のアル
ミニウム配線１６、第３層目のパッシベーション膜（例
えば酸化シリコン膜）１７、接続孔１８、第４層目のア
ルミニウム配線１９を形成する。そして、このアルミニ
ウム配線１９を覆うように、例えばプラズマＣＶＤによ
って窒化シリコン膜２０を形成し、この上にさらに例え
ばプラズマＣＶＤによって酸化シリコン膜２１を形成す
る０次に、第１０図に示すように、酸化シリコン膜２１
の上にレジスト膜４０を形成し、これの半田バンプ２３
が形成される部分に対応した部分を除去して開口４１を
形成する０次に、レジスト膜４０の開口４１から露出し
ている部分の酸化シリコン膜２１をウェットエツチング
によって除去し、この後、前記開口４１および酸化シリ
コン膜２１から露出した部分の窒化シリコン膜２０をド
ライエツチングで除去して開口２２を形成する。この開
口２２を形成した後、レジスト膜４０を除去する。開口
２２からは配線１９が露出する０次に、第１１図に示す
ように、酸化シリコン膜２１上の全面および露出してい
る配線１９の上に。
フ、ゴ型エミッタ領域８、ゴ型コレクタ引出し領域９を
それぞれ形成する。さらに、接続孔２４、第１層目のア
ルミニウム配線１０、第１層目のパッシベーション膜（
例えば酸化シリコン膜）１１、接続孔１２、第２層目の
アルミニウム配線１３、第２層目のパッシベーション膜
（例えばＰＳＧ膜）１４、接続孔１５、第３層目のアル
ミニウム配線１６、第３層目のパッシベーション膜（例
えば酸化シリコン膜）１７、接続孔１８、第４層目のア
ルミニウム配線１９を形成する。そして、このアルミニ
ウム配線１９を覆うように、例えばプラズマＣＶＤによ
って窒化シリコン膜２０を形成し、この上にさらに例え
ばプラズマＣＶＤによって酸化シリコン膜２１を形成す
る０次に、第１０図に示すように、酸化シリコン膜２１
の上にレジスト膜４０を形成し、これの半田バンプ２３
が形成される部分に対応した部分を除去して開口４１を
形成する０次に、レジスト膜４０の開口４１から露出し
ている部分の酸化シリコン膜２１をウェットエツチング
によって除去し、この後、前記開口４１および酸化シリ
コン膜２１から露出した部分の窒化シリコン膜２０をド
ライエツチングで除去して開口２２を形成する。この開
口２２を形成した後、レジスト膜４０を除去する。開口
２２からは配線１９が露出する０次に、第１１図に示す
ように、酸化シリコン膜２１上の全面および露出してい
る配線１９の上に。
下から順に例えば蒸着でＣｒ膜２５Ａ、Ｃｕ膜２５Ｂを
積層するｅ Ｃｒ膜２５Ａの膜厚は１２００人程度１Ｃ
ｕ膜２５Ｂの膜厚は６０００人程度１ある。
積層するｅ Ｃｒ膜２５Ａの膜厚は１２００人程度１Ｃ
ｕ膜２５Ｂの膜厚は６０００人程度１ある。
次に、第１２図に示すように、Ｃｕ膜２５Ｂの半田バン
プ２３が形成される部分の上にレジスト膜４２を形成す
る０次に、Ｃｕ膜２５Ｂのレジスト膜４２から露出して
いる部分を例えばヨウ素とヨウ化アンモニウムの混合液
（Ｉ、＋ＮＨ，Ｉ）で異方性エツチングでエツチングす
る０次に、同一のレジスト膜４２をマスクとして、Ｃｒ
膜２５Ａのレジスト膜４２より外側の部分を異方性エツ
チング（エツチングガスとしては例えばＣＦ、＋Ｏ，）
でエツチングする。
プ２３が形成される部分の上にレジスト膜４２を形成す
る０次に、Ｃｕ膜２５Ｂのレジスト膜４２から露出して
いる部分を例えばヨウ素とヨウ化アンモニウムの混合液
（Ｉ、＋ＮＨ，Ｉ）で異方性エツチングでエツチングす
る０次に、同一のレジスト膜４２をマスクとして、Ｃｒ
膜２５Ａのレジスト膜４２より外側の部分を異方性エツ
チング（エツチングガスとしては例えばＣＦ、＋Ｏ，）
でエツチングする。
Ｃｒ膜２５Ａをエツチングした後、レジスト膜４２を除
去する。
去する。
次に、第１３図に示すように、それぞれの電極のＣｕ膜
２５Ｂ（第１図のＢＬＭ５３）の上面及び両者のＣｕ膜
２５Ｂ （Ｂ Ｌ Ｍ２Ｓ）の間の上面に、例えば膜厚
１０００人程度１Ａｕ膜（第１図の導電性金属膜）５２
を例えば蒸着で形成して複数個の電極間を電気的に接続
する。
２５Ｂ（第１図のＢＬＭ５３）の上面及び両者のＣｕ膜
２５Ｂ （Ｂ Ｌ Ｍ２Ｓ）の間の上面に、例えば膜厚
１０００人程度１Ａｕ膜（第１図の導電性金属膜）５２
を例えば蒸着で形成して複数個の電極間を電気的に接続
する。
次に、第１４図に示すように、酸化シリコン膜２１及び
Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上の全面にレジスト膜４
３を形成し、この後、Ａｕ膜５２．Ｃｕ膜２５Ｂ、Ｃｒ
膜２ＳＡの上に開口４４を形成する０次に、第１５図に
示すように、Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上及びレジ
スト膜４４の上に例えば蒸着でＰｂ２３Ａを形成し、続
いてＰｂ２３Ａの表面に５ｎ２３Ｂを形成する。この後
、レジスト膜４４を洗い流すことによってその上のＰｂ
２３Ａ及び５ｎ２３Ｂを取り除く（いわゆるリフトオフ
）、この状態で、ウェハ上のＬｓｉチップの導通テスト
を行う。
Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上の全面にレジスト膜４
３を形成し、この後、Ａｕ膜５２．Ｃｕ膜２５Ｂ、Ｃｒ
膜２ＳＡの上に開口４４を形成する０次に、第１５図に
示すように、Ｃｕ膜２５Ｂ、Ｃｒ膜２５Ａの上及びレジ
スト膜４４の上に例えば蒸着でＰｂ２３Ａを形成し、続
いてＰｂ２３Ａの表面に５ｎ２３Ｂを形成する。この後
、レジスト膜４４を洗い流すことによってその上のＰｂ
２３Ａ及び５ｎ２３Ｂを取り除く（いわゆるリフトオフ
）、この状態で、ウェハ上のＬｓｉチップの導通テスト
を行う。
次に、所定の温度で熱処理を行ってＰｂ２３Ａと５ｎ２
３Ｂを合金化させて、第３図に示すようなほぼ球状の半
田バンプ５１を形成すると共に、拡散されない部分５５
の島が形成される。この合金化のときに前記５ｎ２３Ｂ
がＣｕ膜２５Ｂと合金化してＣｕ膜２５Ｂは、ＣｕとＳ
ｎの合金膜２５Ｂとなる。また、前記Ａｕ膜５２は半田
バンプ２３の中に拡散するので、ＢＬＭ２５としては、
Ｃｒ膜２５Ａと合金膜２５Ｂが残る。なお、Ｃｒ膜２５
Ａとバンプ（半田）２３は、ぬれ性が悪いのでＣｒ膜２
５Ａの上にバンプ２３が載ることはない。
３Ｂを合金化させて、第３図に示すようなほぼ球状の半
田バンプ５１を形成すると共に、拡散されない部分５５
の島が形成される。この合金化のときに前記５ｎ２３Ｂ
がＣｕ膜２５Ｂと合金化してＣｕ膜２５Ｂは、ＣｕとＳ
ｎの合金膜２５Ｂとなる。また、前記Ａｕ膜５２は半田
バンプ２３の中に拡散するので、ＢＬＭ２５としては、
Ｃｒ膜２５Ａと合金膜２５Ｂが残る。なお、Ｃｒ膜２５
Ａとバンプ（半田）２３は、ぬれ性が悪いのでＣｒ膜２
５Ａの上にバンプ２３が載ることはない。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
半田バンプのうち少なくとも２個の電極間をＢＬＭの最
上段の金属層で電気的に接続した半導体ウェハであるの
で、半導体チップ内の導通テストを行うことができる。
上段の金属層で電気的に接続した半導体ウェハであるの
で、半導体チップ内の導通テストを行うことができる。
そして、前記半導体チップ内の導通テストを行った後、
熱処理によって前記不必要な金属層（配線）を拡散させ
て除去し、その後熱処理によって半田バンプを電極上に
電気的に独立して形成するので、半田バンプの形状ばら
つきを低減することができる。
熱処理によって前記不必要な金属層（配線）を拡散させ
て除去し、その後熱処理によって半田バンプを電極上に
電気的に独立して形成するので、半田バンプの形状ばら
つきを低減することができる。
第１図乃至第３図は、本発明の一実施例の半導体装置の
製造方法の原理を説明するための各工程の断面図、 第４図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図、 第５図は、第４図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第６図は、第５図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図。 第７図は、第６図に示したキャリア型パッケージを複数
個収納したマルチチップモジュールの断面図、 第８図は、第７図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、ｌり 第９図乃至第Ｗ図は、前記第４図に示す半導体装置の製
造工程の各工程における断面図である。 図中、５１・・・半田バンプ、５２・・・導電性金属膜
、５３・・・ＢＬＭ、５４・・・配線、５５・・・導電
性金属膜の拡散されなかった部分、５６・・・球状電極
である。 第１図
製造方法の原理を説明するための各工程の断面図、 第４図は、本発明の一実施例の半導体装置の半田バンプ
部分の断面図、 第５図は、第４図に示した半田バンプの半導体チップ上
におけるレイアウトを示した平面図、第６図は、第５図
に示した半導体チップを収納したチップキャリア型パッ
ケージの断面図。 第７図は、第６図に示したキャリア型パッケージを複数
個収納したマルチチップモジュールの断面図、 第８図は、第７図に示したマルチチップモジュールを多
数実装した多層プリント基板の斜視図、ｌり 第９図乃至第Ｗ図は、前記第４図に示す半導体装置の製
造工程の各工程における断面図である。 図中、５１・・・半田バンプ、５２・・・導電性金属膜
、５３・・・ＢＬＭ、５４・・・配線、５５・・・導電
性金属膜の拡散されなかった部分、５６・・・球状電極
である。 第１図
Claims (1)
- 【特許請求の範囲】 １、被拡散物体上に配設された複数の電極又は端子間に
配線を施し、該配線が不必要になった時、熱処理によっ
て前記配線を拡散させて除去することを特徴とする配線
方法。 ２、半導体ウェハの半導体チップ上に配設された複数の
電極又は端子間に配線を施し、該配線を用いて半導体チ
ップの導通テストを行い、その後、熱処理によって前記
配線を拡散させて除去すると共に、前記電極の上に電気
的に独立した半田バンプを形成することを特徴とする半
導体装置の製造方法。 ３、複数の電極の下地金属層の上に半田バンプを形成し
た半導体ウェハ状態において、前記半田バンプのうち少
なくとも２個の電極の下地金属層間を各下地金属層の最
上段の金属層で電気的に接続したことを特徴とする半導
体ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062864A JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63062864A JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01235257A true JPH01235257A (ja) | 1989-09-20 |
Family
ID=13212586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63062864A Pending JPH01235257A (ja) | 1988-03-15 | 1988-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01235257A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
| JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
-
1988
- 1988-03-15 JP JP63062864A patent/JPH01235257A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5478778A (en) * | 1991-08-30 | 1995-12-26 | Nec Corporation | Method of manufacturing a compact optical semiconductor module capable of being readily assembled with a high precision |
| JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
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