JPH01236497A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01236497A JPH01236497A JP63064236A JP6423688A JPH01236497A JP H01236497 A JPH01236497 A JP H01236497A JP 63064236 A JP63064236 A JP 63064236A JP 6423688 A JP6423688 A JP 6423688A JP H01236497 A JPH01236497 A JP H01236497A
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- voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電源電圧レベルから内部昇圧により複数の高
電圧を発生する高電圧発生回路を備えた不揮発性半導体
記憶装置に関するものである。
電圧を発生する高電圧発生回路を備えた不揮発性半導体
記憶装置に関するものである。
第６図は従来のＥＥＰＲＯＭ等に用いられる高電圧発生
回路を示す回路図である。同図に示すように、トランジ
スタＴＯのゲート、ドレインに電源電圧Ｖ。０が与えら
れ、ソースにゲート、ドレインが共通のトランジスタＴ
１のノードＮ１に接続される。以下、ゲート、ドレイン
共通のトランジスタＴ ｉ （ｉ＝２〜ｎ）がノードＮ
ｉを介して直列に接続される。トランジスタＴｎのソー
ス電圧が出力電圧Ｖ。となる。
回路を示す回路図である。同図に示すように、トランジ
スタＴＯのゲート、ドレインに電源電圧Ｖ。０が与えら
れ、ソースにゲート、ドレインが共通のトランジスタＴ
１のノードＮ１に接続される。以下、ゲート、ドレイン
共通のトランジスタＴ ｉ （ｉ＝２〜ｎ）がノードＮ
ｉを介して直列に接続される。トランジスタＴｎのソー
ス電圧が出力電圧Ｖ。となる。
一方、各ノードＮｊ（ｊ、＝１〜ｎ）において、ｊが奇
数のノードＮｊまたはキャパシタＣｊを介して反転クロ
ックφが、ｊが偶数のノードＮｊにはキャパシタＣｊを
介し゛てクロックφが与えられる。
数のノードＮｊまたはキャパシタＣｊを介して反転クロ
ックφが、ｊが偶数のノードＮｊにはキャパシタＣｊを
介し゛てクロックφが与えられる。
このような構成において、クロックφを起動すると、内
部昇圧が起こる。まず、ノードＮ１の電位をｖｃｃ−■
ｔｈ（トランジスタＴＯ〜Ｔｎの閾値電圧）まで充電す
る。そして、反転クロックφの１１ Ｌ ＩＩ→″゛Ｈ
″への立上りに伴いキャパシタＣ１の容量結合によりノ
ードＮ１の電位■Ｎ１は２Ｖ、。
部昇圧が起こる。まず、ノードＮ１の電位をｖｃｃ−■
ｔｈ（トランジスタＴＯ〜Ｔｎの閾値電圧）まで充電す
る。そして、反転クロックφの１１ Ｌ ＩＩ→″゛Ｈ
″への立上りに伴いキャパシタＣ１の容量結合によりノ
ードＮ１の電位■Ｎ１は２Ｖ、。
近くまで高くなる。この時、トランジスタＴ１がオンジ
ノードＮ２の電位ＶＨ２ｅＶＨＩ ＶＢ、まｒ充電す
る。さらにクロックφの″し”→“Ｈ″の立上りに伴い
キャパシタＣ２の容量結合によりノードＮ２の電位Ｖ８
２は３ｖｏ。近くまで昇圧する。以下、各キャパシタ０
３〜Ｃｎの容量結合により昇圧を繰り返すことで、トラ
ンジスタＴｎからの出力電圧■ は高電圧■ＰＰとなる
。このようにして電源電圧■ から内部背圧により高電
圧■ＰＰを得Ｃ ることができる。第７図に昇任動作を示したタイミング
図を示す。
ノードＮ２の電位ＶＨ２ｅＶＨＩ ＶＢ、まｒ充電す
る。さらにクロックφの″し”→“Ｈ″の立上りに伴い
キャパシタＣ２の容量結合によりノードＮ２の電位Ｖ８
２は３ｖｏ。近くまで昇圧する。以下、各キャパシタ０
３〜Ｃｎの容量結合により昇圧を繰り返すことで、トラ
ンジスタＴｎからの出力電圧■ は高電圧■ＰＰとなる
。このようにして電源電圧■ から内部背圧により高電
圧■ＰＰを得Ｃ ることができる。第７図に昇任動作を示したタイミング
図を示す。
従来の不揮発性半導体記憶装置における高電圧発生回路
は以上のように構成されており、内部昇圧により１種類
の高電圧しか発生することができないという問題点があ
った。
は以上のように構成されており、内部昇圧により１種類
の高電圧しか発生することができないという問題点があ
った。
また、発生した高電圧を基準高電圧として適当に分圧す
ることで１以上の分圧高電圧を得ることができるが、こ
れらの分圧高電圧は常に基準高電圧に従属してしまうた
め独立にパルス幅を決定することができないという問題
点があった。
ることで１以上の分圧高電圧を得ることができるが、こ
れらの分圧高電圧は常に基準高電圧に従属してしまうた
め独立にパルス幅を決定することができないという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、内部昇圧により発生した基準高電圧を分圧し
分圧高電圧を得ることで２種類以上のＢ電圧を発生し、
分圧高電圧の発生を基準高電圧から独立して制御できる
高電圧発生回路を有する不揮発性半導体記憶装置を得る
ことを目的とする。
たもので、内部昇圧により発生した基準高電圧を分圧し
分圧高電圧を得ることで２種類以上のＢ電圧を発生し、
分圧高電圧の発生を基準高電圧から独立して制御できる
高電圧発生回路を有する不揮発性半導体記憶装置を得る
ことを目的とする。
この発明にかかる不揮発性半導体記憶装置は、複数の高
電圧を出力することができる高電圧発生回路を有し、前
記高電圧発生回路は内部昇圧により基準高電圧を発生す
る高電圧発生手段と、前記高電圧発生手段により発生し
た前記基準高電圧を分圧して少なくとも１つの分圧高電
圧を得る分圧手段と、前記分圧手段により得られた分圧
高電圧の外部出力の有効・無効を選択信号に基づき選択
する高電圧スイッチとを備えて構成されている。
電圧を出力することができる高電圧発生回路を有し、前
記高電圧発生回路は内部昇圧により基準高電圧を発生す
る高電圧発生手段と、前記高電圧発生手段により発生し
た前記基準高電圧を分圧して少なくとも１つの分圧高電
圧を得る分圧手段と、前記分圧手段により得られた分圧
高電圧の外部出力の有効・無効を選択信号に基づき選択
する高電圧スイッチとを備えて構成されている。
この発明における高電圧スイッチは、分圧手段により得
られた少なくとも１つの分圧高電圧の外部出力の有効・
無効を選択信号に基づき選択するため、分圧高電圧を無
効にしても、高電圧発生手段により発生した基準高電圧
は有効である。
られた少なくとも１つの分圧高電圧の外部出力の有効・
無効を選択信号に基づき選択するため、分圧高電圧を無
効にしても、高電圧発生手段により発生した基準高電圧
は有効である。
第１図はこの発明の一実施例であるＥＥＰＲＯＭ等に用
いられる高電圧発生回路を示す回路図である。同図にお
いて、１は高電圧発生部であり、第６図で示した従来の
高電圧発生回路に相当する。
いられる高電圧発生回路を示す回路図である。同図にお
いて、１は高電圧発生部であり、第６図で示した従来の
高電圧発生回路に相当する。
この高電圧発生部１の出力電圧Ｖ。１は外部に出力され
ると共に、分圧器２及びトランジスタＱ１のドレインに
与えられる。さらに、出力電圧Ｖ。１はリセット信号Ｒ
ｅ５ｅｔがゲートに入力されるトランジスタＱ８を介し
て接地される。
ると共に、分圧器２及びトランジスタＱ１のドレインに
与えられる。さらに、出力電圧Ｖ。１はリセット信号Ｒ
ｅ５ｅｔがゲートに入力されるトランジスタＱ８を介し
て接地される。
分圧器２はキャパシタＣ，Ｃ８により出力型＾
圧Ｖ をＣ／（Ｃ＋Ｃ）Ｖｏｌに分圧する。
１ＡＡＢ
分圧器２の分圧出力ｖ２はトランジスタＱ１のゲート及
びトランジスタＱ２のドレインに与えられる。トランジ
スタＱ２のゲートにはリセット信号Ｒｅ５ｅｔが与えら
れ、ソースは接地される。
びトランジスタＱ２のドレインに与えられる。トランジ
スタＱ２のゲートにはリセット信号Ｒｅ５ｅｔが与えら
れ、ソースは接地される。
トランジスタＱ１のソース電圧はトランジスタＱ３を介
して出力電圧Ｖ。２として出力される。また、トランジ
スタＱ１のソース（トランジスタＱ３のドレイン）及び
トランジスタＱ３のゲートには高電圧スイッチ回路３が
接続される。
して出力電圧Ｖ。２として出力される。また、トランジ
スタＱ１のソース（トランジスタＱ３のドレイン）及び
トランジスタＱ３のゲートには高電圧スイッチ回路３が
接続される。
高電圧スイッチ回路３はトランジスタＱ４のドレインが
トランジスタＱ１のソースに、ゲートがトランジスタＱ
３のゲートに接続される。また、トランジスタＱ４のソ
ースはトランジスタＱ５のドレイン、ゲートに共通に接
続され、トランジスタＱ４のゲートはトランジスタＱ５
のソースにも接続される。さらに、トランジスタＱ４の
ソースがキャパシタＣ６を介してクロックφに接続され
る。
トランジスタＱ１のソースに、ゲートがトランジスタＱ
３のゲートに接続される。また、トランジスタＱ４のソ
ースはトランジスタＱ５のドレイン、ゲートに共通に接
続され、トランジスタＱ４のゲートはトランジスタＱ５
のソースにも接続される。さらに、トランジスタＱ４の
ソースがキャパシタＣ６を介してクロックφに接続され
る。
一方、トランジスタＱ４のゲート、トランジスタＱ５の
ソース間のノードＮＢには、ゲートに電源電圧ＶＣｏが
与えられるトランジスタＱ６を介して選択信号ＰＧＭが
与えられる。選択信号ＰＧＭはインバータ４を介してト
ランジスタＱ７のゲートにも与えられる。このトランジ
スタＱ７のドレインはトランジスタＱ３のソースと接続
され、ソースは接地される。
ソース間のノードＮＢには、ゲートに電源電圧ＶＣｏが
与えられるトランジスタＱ６を介して選択信号ＰＧＭが
与えられる。選択信号ＰＧＭはインバータ４を介してト
ランジスタＱ７のゲートにも与えられる。このトランジ
スタＱ７のドレインはトランジスタＱ３のソースと接続
され、ソースは接地される。
このような構成により、クロックφを起動し、選択信号
ＰＧＭをＨ″にすることにより、出力電圧Ｖ。１として
高電圧ｖ、、ｉ、出力電圧Ｖ。２として高電圧Ｖｐｐ２
（−ＣＡ ／ （ＣＡ ＋ ＣＢ ） ＶＰＰＩ−Ｖ
ｔｈ （トランジスタ０１〜Ｑ８の閾値電圧））が発
生する。以下、その動作の説明をする。
ＰＧＭをＨ″にすることにより、出力電圧Ｖ。１として
高電圧ｖ、、ｉ、出力電圧Ｖ。２として高電圧Ｖｐｐ２
（−ＣＡ ／ （ＣＡ ＋ ＣＢ ） ＶＰＰＩ−Ｖ
ｔｈ （トランジスタ０１〜Ｑ８の閾値電圧））が発
生する。以下、その動作の説明をする。
まず、リセット信号Ｒｅ５ｅｔを所定時間１１ Ｈ１１
レベルに立上ることで出力電圧Ｖ。１及び分圧器２を初
期化する。以下、信号Ｒｅ５ｅｔはＬ ＩＩである。
レベルに立上ることで出力電圧Ｖ。１及び分圧器２を初
期化する。以下、信号Ｒｅ５ｅｔはＬ ＩＩである。
そして、従来同様高電圧発生部１の出力電圧Ｖ。１とし
て高電圧Ｖ、−を発生させる。この時、分圧器２の出力
信号■ は（Ｃ／（ＣＡ＋Ｃ６）・Ａ Ｖ、、１）となる。従って、トランジスタＱ１のゲート
には（Ｃ／（Ｃ＋Ｃ）・Ｖ、、１）が与Ａ
ＡＢ えられ、トランジスタＱ１はオンしノードＮＡの電位は
ｖｌ、２まで充電される。この状態で信号ＰＧＭが“Ｈ
ＩＩになるとトランジスタＱ４がオンする。トランジス
タＱ４がオンするとノードＮｃの電位は電源電圧Ｖ。Ｃ
−ｖｔｈまで充電される。そして、クロックφのＬ”→
゛ＨＩＩの立上りに伴いキャパシタＣ６の容量結合によ
りノードＮｃの電位は２Ｖｏｃ程度まで上昇する。その
結果、トランジスタＱ５がオンしノードＮ、の電位も２
Ｖ、ｏ程度まで上昇する。さらにクロックφの“し”→
“Ｈ″の立上りによるキャパシタＣｃの容量結合が繰り
返され、ノードＮＢの電位が最終的にＶ、。
て高電圧Ｖ、−を発生させる。この時、分圧器２の出力
信号■ は（Ｃ／（ＣＡ＋Ｃ６）・Ａ Ｖ、、１）となる。従って、トランジスタＱ１のゲート
には（Ｃ／（Ｃ＋Ｃ）・Ｖ、、１）が与Ａ
ＡＢ えられ、トランジスタＱ１はオンしノードＮＡの電位は
ｖｌ、２まで充電される。この状態で信号ＰＧＭが“Ｈ
ＩＩになるとトランジスタＱ４がオンする。トランジス
タＱ４がオンするとノードＮｃの電位は電源電圧Ｖ。Ｃ
−ｖｔｈまで充電される。そして、クロックφのＬ”→
゛ＨＩＩの立上りに伴いキャパシタＣ６の容量結合によ
りノードＮｃの電位は２Ｖｏｃ程度まで上昇する。その
結果、トランジスタＱ５がオンしノードＮ、の電位も２
Ｖ、ｏ程度まで上昇する。さらにクロックφの“し”→
“Ｈ″の立上りによるキャパシタＣｃの容量結合が繰り
返され、ノードＮＢの電位が最終的にＶ、。
２＋Ｖ、ｈまで昇圧されることからトランジスタＱ３が
強くオンし、出力電圧Ｖ。２として高電圧ＶＰＰ２が出
力される。
強くオンし、出力電圧Ｖ。２として高電圧ＶＰＰ２が出
力される。
一方、選択信号ＰＧＭがＬ”になると、トランジスタＱ
３．Ｑ４はオンすることはなく、高電圧スイッチ回路３
は活性化しない。また、トランジスタＱ７がオンするこ
とで出力電圧Ｖ。２は接地レベルにされる。
３．Ｑ４はオンすることはなく、高電圧スイッチ回路３
は活性化しない。また、トランジスタＱ７がオンするこ
とで出力電圧Ｖ。２は接地レベルにされる。
第３図は第１図で示した高電圧発生回路を有する一括消
去型（フラッシュ）ＥＥＰＲＯＭを示す回路構成図であ
る。同図に示すように、各メモリトランジスタＭＱのド
レインには各列ごとにビット線ＢＬ１コントロールゲー
トには各行ごとにワード線ＷＬ、ソースには共通にソー
ス線ＳＬが接続されている。ビット線ＢＬの一端はトラ
ンジスタＱ１’ を介してＩ１０線Ｉ１０に接続され、
他端はトランジスタＱ２’ を介してラッチしに、トラ
ンジスタＱ３’ を介して第１図で示した高電圧発生回
路５に接続される。トランジスタ０１′のゲートにはコ
ラムデコーダＣＤの出力が印加され、トランジスタＱ２
’のゲートには信号ＰＲＧが与えられる。また、トラン
ジスタＱ３’のゲートには高電圧発生回路５の出力電圧
Ｖ。１が与えられる。
去型（フラッシュ）ＥＥＰＲＯＭを示す回路構成図であ
る。同図に示すように、各メモリトランジスタＭＱのド
レインには各列ごとにビット線ＢＬ１コントロールゲー
トには各行ごとにワード線ＷＬ、ソースには共通にソー
ス線ＳＬが接続されている。ビット線ＢＬの一端はトラ
ンジスタＱ１’ を介してＩ１０線Ｉ１０に接続され、
他端はトランジスタＱ２’ を介してラッチしに、トラ
ンジスタＱ３’ を介して第１図で示した高電圧発生回
路５に接続される。トランジスタ０１′のゲートにはコ
ラムデコーダＣＤの出力が印加され、トランジスタＱ２
’のゲートには信号ＰＲＧが与えられる。また、トラン
ジスタＱ３’のゲートには高電圧発生回路５の出力電圧
Ｖ。１が与えられる。
高電圧発生回路５は、活性化時の出力電圧■。１として
、コントロールゲートを接地電位にした時メモリトラン
ジスタにトンネル環条により電子の引き恢きが十分に生
じる程度の高電圧■３，１を内部昇圧により発生する。
、コントロールゲートを接地電位にした時メモリトラン
ジスタにトンネル環条により電子の引き恢きが十分に生
じる程度の高電圧■３，１を内部昇圧により発生する。
各ワード線ＷＬの一端はロウデコーダＲＤ、他端は高圧
スイッチＳＷに接続される。高圧スイッチＳＷには高電
圧発生回路５により出力電圧Ｖ。２が入力される。この
出力電圧■。２は高電圧発生回路５が活性化し、信号Ｐ
ＧＭが“ＨＩＩに設定されることによって発生された高
電圧ｖ１，２である。
スイッチＳＷに接続される。高圧スイッチＳＷには高電
圧発生回路５により出力電圧Ｖ。２が入力される。この
出力電圧■。２は高電圧発生回路５が活性化し、信号Ｐ
ＧＭが“ＨＩＩに設定されることによって発生された高
電圧ｖ１，２である。
この高電圧■３，２は電源電圧■。。より高く高電圧■
、−より低い電圧であり、■３，１の２７３以下が望ま
しい。
、−より低い電圧であり、■３，１の２７３以下が望ま
しい。
ソース線ＳＬは全メモリトランジスタＭＱに共通に設け
られており、ゲートに信号ＥＲ８が与えられるトランジ
スタＱ４’を介して接地されている。また、Ｉ１０線Ｉ
１０には書込みドライバＷＤ、センスアンプＳＡが接続
され、占込みドライバＷＤ、センスアンプＳＡには人出
力バッフ７ＢＦが接続される。
られており、ゲートに信号ＥＲ８が与えられるトランジ
スタＱ４’を介して接地されている。また、Ｉ１０線Ｉ
１０には書込みドライバＷＤ、センスアンプＳＡが接続
され、占込みドライバＷＤ、センスアンプＳＡには人出
力バッフ７ＢＦが接続される。
このような構成において、トンネル現象による一括消去
（“１″書込み）は第４図に示すように、■全ピット線
ＢＬ （ＢＬ 、ＢＬ２ ”）を高電圧Ｖ、、１、■
全ワード線ＷＬ （ＷＬｌ、ＷＬ２ ＞を接地電位（Ｏ
Ｖ） 、■ソースｌ１ｌＳＬをフローティングに設定す
ることで行われる。なお、■は高電圧発生回路５を活性
化することで行われる。この時、選択信号ＰＧＭは“Ｌ
”に設定されており出力電圧■ｏ２は“Ｌ″に設定され
る。また、■はロウデコーダＲＤの出力を全てＬ″にす
ることで行われ、■は信号ＥＲ８を“Ｌ ＩＴにしトラ
ンジスタＱ４”をオフにすることで行われる。
（“１″書込み）は第４図に示すように、■全ピット線
ＢＬ （ＢＬ 、ＢＬ２ ”）を高電圧Ｖ、、１、■
全ワード線ＷＬ （ＷＬｌ、ＷＬ２ ＞を接地電位（Ｏ
Ｖ） 、■ソースｌ１ｌＳＬをフローティングに設定す
ることで行われる。なお、■は高電圧発生回路５を活性
化することで行われる。この時、選択信号ＰＧＭは“Ｌ
”に設定されており出力電圧■ｏ２は“Ｌ″に設定され
る。また、■はロウデコーダＲＤの出力を全てＬ″にす
ることで行われ、■は信号ＥＲ８を“Ｌ ＩＴにしトラ
ンジスタＱ４”をオフにすることで行われる。
以上のように各電極の電圧を設定することで、メモリト
ランジスタＭＱ１〜ＭＱ４の閾値電圧を負に設定できる
。
ランジスタＭＱ１〜ＭＱ４の閾値電圧を負に設定できる
。
一方、ホットエレクトロン注入による書込み（“０”書
込み）は第５図に示すように、■選択されたメモリトラ
ンジスタＭＱ１のビット線ＢＬ、を電源電圧■ｃｏ、そ
れ以外のビット線ＢＬ２を接地電位、■選択されたメモ
リトランジスタＭＱ１のワード線ＷＬ１を高電圧Ｖ、、
２、それ以外のワード線ＷＬ２を接地電位、■ソース線
ＳＬを接地電位に設定することで行われる。なお、■は
信号ＰＲＧを“Ｈ”にしトランジスタＱ２’をオンさせ
、ラッチＬの保持データを各ビット線ＢＬに出力するこ
とで行われ、■は高電圧発生回路５を活性化し、信号Ｐ
ＧＭを“Ｈ”に設定することで高電圧ｖ３，２を発生し
、高圧スイッチＳＷより選択されたワード線ＷＬ１のみ
高電圧ｖ１，２に立上げることで行われ、■は信号ＥＲ
８を“Ｈ”にしｉ・ランジスタＱ４’をオンさせること
で行われる。
込み）は第５図に示すように、■選択されたメモリトラ
ンジスタＭＱ１のビット線ＢＬ、を電源電圧■ｃｏ、そ
れ以外のビット線ＢＬ２を接地電位、■選択されたメモ
リトランジスタＭＱ１のワード線ＷＬ１を高電圧Ｖ、、
２、それ以外のワード線ＷＬ２を接地電位、■ソース線
ＳＬを接地電位に設定することで行われる。なお、■は
信号ＰＲＧを“Ｈ”にしトランジスタＱ２’をオンさせ
、ラッチＬの保持データを各ビット線ＢＬに出力するこ
とで行われ、■は高電圧発生回路５を活性化し、信号Ｐ
ＧＭを“Ｈ”に設定することで高電圧ｖ３，２を発生し
、高圧スイッチＳＷより選択されたワード線ＷＬ１のみ
高電圧ｖ１，２に立上げることで行われ、■は信号ＥＲ
８を“Ｈ”にしｉ・ランジスタＱ４’をオンさせること
で行われる。
履込み時にメモリトランジスタＭＱ１のドレイン電圧を
電源電圧（５■）としても、書込み時間を良く設定する
ことでホットエレクトロンの注入が行える。また、効率
よくホットエレクトロンの注入を行うために、メモリト
ランジスタの７０−ティングゲートのゲート長、ゲート
酸化膜厚、拡散層の濃度プロファイルの最適化を行うこ
ともできる。
電源電圧（５■）としても、書込み時間を良く設定する
ことでホットエレクトロンの注入が行える。また、効率
よくホットエレクトロンの注入を行うために、メモリト
ランジスタの７０−ティングゲートのゲート長、ゲート
酸化膜厚、拡散層の濃度プロファイルの最適化を行うこ
ともできる。
また、書込み時において非選択のメモリトランジスタＭ
Ｑ３のコントロールゲートに高電圧ＶＰＰ２、ドレイン
に０■が与えられるため、電子がドレインから７０〜テ
イングゲートにトンネル現象により注入される可能性が
ある。しかしながら、高電圧■ ２が高電圧■３，１よ
り低いため、メモＰ リトランジスタＭＱ３のトンネル現象による１”→“Ｏ
１１のデータ反転は行らない。またコントロールゲート
が０■、ドレインが電源電圧であるメモリトランジスタ
ＭＱ２についても同様にトンネル現象による電子の引き
抜きの影響は薄い。またトンネル現象による電子の引扱
き、注入の効率より１０００倍程度０効率でホットエレ
クトロン注入を行うことも、上記したメモリトランジス
タの最適化で実現可能である。
Ｑ３のコントロールゲートに高電圧ＶＰＰ２、ドレイン
に０■が与えられるため、電子がドレインから７０〜テ
イングゲートにトンネル現象により注入される可能性が
ある。しかしながら、高電圧■ ２が高電圧■３，１よ
り低いため、メモＰ リトランジスタＭＱ３のトンネル現象による１”→“Ｏ
１１のデータ反転は行らない。またコントロールゲート
が０■、ドレインが電源電圧であるメモリトランジスタ
ＭＱ２についても同様にトンネル現象による電子の引き
抜きの影響は薄い。またトンネル現象による電子の引扱
き、注入の効率より１０００倍程度０効率でホットエレ
クトロン注入を行うことも、上記したメモリトランジス
タの最適化で実現可能である。
このように出力電圧Ｖ。２の電位が、選択信号ＰＧＭが
入力される高電圧スイッチ回路３により高電圧■１，２
と“Ｌ″レベル選択的に出力されるため、高電圧Ｖ、−
の発生とは独立して高電圧・■３，２の発生の制御が行
うことができる。
入力される高電圧スイッチ回路３により高電圧■１，２
と“Ｌ″レベル選択的に出力されるため、高電圧Ｖ、−
の発生とは独立して高電圧・■３，２の発生の制御が行
うことができる。
なお、この実施例では、２種類の高電圧を発生する高電
圧発生回路を例に挙げたが、分圧器２及び高電圧スイッ
チ回路３笠を拡張することにより３種類以上の高電圧を
発生する高電圧発生回路に拡張することができる。
圧発生回路を例に挙げたが、分圧器２及び高電圧スイッ
チ回路３笠を拡張することにより３種類以上の高電圧を
発生する高電圧発生回路に拡張することができる。
また、分圧器２のキャパシタＣ，Ｃ，の容量値を適当に
変更することで、様々な高電圧を発生させることもでき
る。また、高電圧スイッチ回路３は実施例で示した回路
に限定されるものではない。
変更することで、様々な高電圧を発生させることもでき
る。また、高電圧スイッチ回路３は実施例で示した回路
に限定されるものではない。
以上説明したように、この発明によれば、分圧手段によ
り得られた少なくとも１つの分圧高電圧の外部出力の有
効・無効を選択信号に基づき高電圧スイッチにより選択
するため、複数の１ｓ電圧を発生し、高電圧発生手段よ
り得られる基準高電圧とは独立して分圧高電圧の発生を
制御できる高電圧発生回路を備えることができる効果が
ある。
り得られた少なくとも１つの分圧高電圧の外部出力の有
効・無効を選択信号に基づき高電圧スイッチにより選択
するため、複数の１ｓ電圧を発生し、高電圧発生手段よ
り得られる基準高電圧とは独立して分圧高電圧の発生を
制御できる高電圧発生回路を備えることができる効果が
ある。
第１図はこの発明の一実施例であるＥＥＰＲＯＭ等に用
いられる高電圧発生回路を示す回路図、第２図は第１図
で示した高電圧発生回路の動作を示すタイミング図、第
３図は第１図で示した高電圧発生回路を用いた一括消去
型ＥＥＰＲＯＭを示す回路構成図、第４図は第３図で示
したＥＥＰＲＯＭメモリトランジスタの消去動作を示す
説明図、第５図は第３図で示したＥ、ＥＰＲＯＭメモリ
トランジスタの書込み動作を示す説明図、第６図は従来
のＥＥＰＲＯＭ等に用いられる高電圧発生回路を示す回
路図、第７図は第６図で示した高電圧発生回路の動作を
示すタイミング図である。 図において、１は高電圧発生部、２は分圧器、３は高電
圧スイッチ回路、ＰＧＭは選択信号である。 なお、各図中同一符号は同一または相当部分を示す。
いられる高電圧発生回路を示す回路図、第２図は第１図
で示した高電圧発生回路の動作を示すタイミング図、第
３図は第１図で示した高電圧発生回路を用いた一括消去
型ＥＥＰＲＯＭを示す回路構成図、第４図は第３図で示
したＥＥＰＲＯＭメモリトランジスタの消去動作を示す
説明図、第５図は第３図で示したＥ、ＥＰＲＯＭメモリ
トランジスタの書込み動作を示す説明図、第６図は従来
のＥＥＰＲＯＭ等に用いられる高電圧発生回路を示す回
路図、第７図は第６図で示した高電圧発生回路の動作を
示すタイミング図である。 図において、１は高電圧発生部、２は分圧器、３は高電
圧スイッチ回路、ＰＧＭは選択信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数の高電圧を出力することのできる高電圧発生
回路を有する不揮発性半導体記憶装置において、 前記高電圧発生回路は、 内部昇圧により基準高電圧を発生する高電圧発生手段と
、 前記高電圧発生手段により発生した前記基準高電圧を分
圧して少なくとも１つの分圧高電圧を得る分圧手段と、 前記分圧手段により得られた分圧高電圧の外部出力の有
効・無効を選択信号に基づき選択する高電圧スイッチと
を備えたことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064236A JPH01236497A (ja) | 1988-03-16 | 1988-03-16 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63064236A JPH01236497A (ja) | 1988-03-16 | 1988-03-16 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236497A true JPH01236497A (ja) | 1989-09-21 |
Family
ID=13252292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63064236A Pending JPH01236497A (ja) | 1988-03-16 | 1988-03-16 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236497A (ja) |
-
1988
- 1988-03-16 JP JP63064236A patent/JPH01236497A/ja active Pending
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