JPH01237754A - 人工神経回路網 - Google Patents

人工神経回路網

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JPH01237754A
JPH01237754A JP63320728A JP32072888A JPH01237754A JP H01237754 A JPH01237754 A JP H01237754A JP 63320728 A JP63320728 A JP 63320728A JP 32072888 A JP32072888 A JP 32072888A JP H01237754 A JPH01237754 A JP H01237754A
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JP
Japan
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neural network
terminal
signal
circuit network
capacitor
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Application number
JP63320728A
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English (en)
Inventor
Charles A Lish
チャールス・アンドリュー・リッシュ
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • G—PHYSICS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、人工神経回路網（ａｒｔｉｆｉｃｉａｌ　ｎ
ｅｕｒａｌｎｅｔｗｏｒｋ）によって計算し、かつ、信
号処理、フィルタリング及び画像や音声パターン認識の
如き用途に有用な分野に関するものである。特に本発明
は、加重（重み付けした）電圧値を蓄積するコンデンサ
のアレイから成り、かつ、これらのコンデンサにおける
加重電荷に対して改良ダイナミックリフレッシュ可能出
力を有しているアナログ式の神経回路網に関するもので
ある。
人工神経回路網は、人間の神経網に近付けるバーホーマ
ンスレベルを達成する試み、特に音声及び画像認識の如
き分野において多年にわたり研究されている。これらの
回路網は並列に作動する多数の非線形計算素子から成り
、しかも生物学上の神経網に擬態化させるパターンに配
置している。
これらの計算素子は、通常作動中にパーホーマンスを改
善すべく適合又は変更される加重部によって接続される
。人工神経回路網の分野に関連する他の背景情報につい
ては、１９８７年４月にリチャード・ピー・リップマン
によりＩ［ＥＥＥ　ＡＳＳＰ　Ｍａｇａｚｉｎｅに発表
された”　Ａｎ　Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｃ
ｏｍｐｕｔｉｎｇＷｉｔｈ　Ｎｅｕｒａｌ　Ｎｅｔｓ”
に記載されている。
神経回路網は、可変加重部を有するリンクで接続した多
数の計算素子から成る美大な数の並列回路網を用いて多
くの競合する仮説を同時に探究することができる。計算
素子（ノード）は一般には非線形のものであり、しかも
これらの素子の代表的なものにはアナログデバイスがあ
る。最も簡単なノードはＮ個の加重人力の和をとって、
その加算結果を非線形デバイスに通すようにする。神経
回路網に用いるアルゴリズムは、関連加重値を適宜適合
させて、現時点の結果に基づくシステムのパーホーマン
スを改善せしめるようにすることができる。適合又は学
習能力はこれらの回路網の重要な特徴である。
コンデンサのアレイから成り、これらのコンデンサに個
別の加重電荷が蓄積される神経回路網に関する重大な問
題は、電荷がコンデンサから漏れて、これにより誤った
加重係数値が作られると云うことにある。このような欠
点を克服するために、包囲した超冷却環境内（例えば、
液体窒素を充填したデユワ−瓶内）にて装置を作動させ
て、神経回路網のコンデンサから電荷の漏れを最少とす
ることが提案されている。他に、コンデンサの電荷、即
ち電圧を長期間維持するように極めて大きなコンデンサ
を用いることも提案された。これらの解決策はいずれも
不都合であることは明らかである。
発明の概要 本発明の目的はコンデンサの電荷の漏洩問題に対する以
前に提案された解決策の欠点をなくすべく新規に改良し
た神経回路網を提供することにある。
本発明の他の目的は、神経回路網のコンデンサに蓄積さ
れる加重データをダイナミックにリフレッシユする装置
を有しているアナログ式の神経回路網を提供することに
ある。
本発明によれば、コンデンサのアレイを具えているアナ
ログ式の神経回路網における前記各コンデンサを加重電
圧値に充電すると共に、これらの各コンデンサが、これ
らのコンデンサを個別の各コンデンサに関連する半導体
ゲート素子を介して加重電圧源に周期的に結合させるこ
とによりリフレッシュされる電荷を有するようにする。
コンデンサにおける加重電圧は、これらのコンデンサの
各１つにゲート電極が個別に接続される一組のＭＯＳＦ
ＥＴの抵抗値を制御する。
本発明によれば、神経回路網に以前に提案されていたも
のよりも小容量のコンデンサを用いることができ、又こ
のような回路網を超冷却ハウジング内に装着する必要も
ない。さらに、本発明による神経回路網は従来提案され
ていたものよりも遥かにコンパクトで、しかも高効率で
ある。
実施例の説明 以下図面につき本発明を説明する。
先ず本発明をそれが第１図に示す模範的なシステム、例
えば音声認識装置の一部として用いることができるもの
として説明する。後に詳述するアナログ式の人工神経回
路網ｌＯは入力データＸｉ（ここにｉ＝ｌ、ｎ）を受信
するための複数個の入力ラインＸＩ　＋　×２＋　　・
・・・・・×ｏを有している。本発明を単一層の回路網
の例につき説明するが、本発明は多層の神経回路網にも
適用し得ることは明らかである。
第１図のシステムのアナログ神経回路網部分は、その回
路網のアルゴリズムに依存するアナログまたはデジタル
値をとり得るＸの値を受信する。システムの学習段階で
は、各々が一組の入力値（Ｘ、）を有している一組のト
レーニングパターンを神経回路網１０の人力ラインｘ１
　＋　×２＋　　・・・・・・Ｘ、及びプレプロセッサ
１１の入力端子に並列グループにてパターン順次で供給
する。さらに、−組のターゲツト値ｄｊ（ここにｊ＝１
．ｍ）も、プレプロセッサ２２により読み取り可能なデ
ジタル形態に変換されてライン２３を介してマイクロプ
ロセッサ１３に供給される実際の回路網出力と一緒にマ
イクロプロセッサ１３の第１組の入力端子１２にパター
ン順次で供給する。マイクロプロセッサ１３は、先ずプ
レプロセッサ１１により読み取り可能なデジタル形態に
変換されたＸｉ　の人力値も第２組の入力端子１４にて
受信する。
加重（重み付け）情報又はデータはＲＡＭ　１５に記憶
され、このＲＡＭからリサイクル可能プログラムカウン
タ１６の制御下で読み出される「加重」データはデジタ
ル／アナログ変換器（ＤＡＣ＞　１７に供給される。Ｄ
ＡＣ１７は「加重」データを出力ライン１８を経てアナ
ログ神経回路網１０におけるコンデンサアレイ　（図示
せず）に順次供給する。
プログラムカウンタ１６はデコーダ１９の動作も同時に
前進させ、このデコーダは出力ラインＳｌｊ　＋Ｓ２Ｊ
＋　・・・Ｓ、、ｊ・・・Ｓ、、、を経て神経回路網１
０におけるスイッチング間口５ＦＢＴのアレイ（図示せ
ず）を順次附勢し、これらのスイッチングＭ［］ＳＦ［
ＥＴは神経回路網のコンデンサアレイにおける各コンデ
ンサへの加重電圧の付与を制御する。
神経回路網１０におけるコンデンサアレイに対する加重
データはＲＡＭ１５に記憶され、かつ、このデータはこ
れがプログラムカウンタ１６によってＲＡＭ１５から読
み出されるのと同時にマイクロプロセッサ１３によって
更新される。従って、ＲＡＭ１５に記憶された加重デー
タは、このデータがプログラムカウンタ１６０制御下で
ＤＡＣに供給されると草々に更新される。端子２０はク
ロックパルスをプログラムカウンタ１６と、遅延装置２
１を介してデコーダ１９とに供給し、遅延装置２１はデ
コーダ１９がスイッチングＭＯ３ＦＢＴをストローブす
る前にＤＡＣ出力電圧に対する整定時間を十分にとるた
めのものである。
プログラムカウンタ、好ましくはリサイクル可能なカウ
ンタ１６は、ＲＡＭ１５の各アドレスを読み出して、加
重情報を神経回路網に供給して、この神経回路網におけ
るコンデンサに蓄積されている加重電荷を逐次動作でリ
フレッシュするようにする。プログラムカウンタはデコ
ーダ１９の動作も同時に進め、このデコーダはＲＡＭ１
５からの加重情報の読み出しに応答して、ゲート信号を
出力ラインＳｌｊ　＋Ｓ２ｊ＋　　・・・Ｓｎｊ・・・
Ｓ工に順次供給する。
これらの出力ラインは神経回路網１０における個々のコ
ンデンサに関連する半導体ゲート素子の個々の制御電極
に結合させる。
ＤＡＣ１７からコンデンサに供給される加重電圧は神経
回路網１０における個々の関連するＭＯ３Ｆ［ＥＴ（図
示せず）の抵抗値を決定する。プログラムカウンタはリ
サイクルし、かつ、ＲＡＭ　　１５及びデコーダ１９を
アドレスする信号を供給し続けるため、ＲＡＭに記憶さ
れ、かつマイクロプロセッサ１３によって更新される加
重データはＤＡＣ’１７を介して神経回路網１０のコン
デンサに絶えず供給される。
従って、コンデンサにおける加重電圧は絶えずリフレッ
シュされると共に多重速度で更新され、この速度はコン
デンサの電圧をＲＡＭ１５に記憶させた加重データによ
り決められるような正しい加重値に維持、即ちコンデン
サの電荷の漏れ速度およびリフレッシュ間隔により決定
される公差内に維持するのに十分な速度とする。
学習段階の開始時にアナログ神経回路網におけるコンデ
ンサは、成る程度の初期ランダム値の加重電圧を有して
いる。人力値を受信した後に、神経回路網は出力ライン
Ｖ＋＋ｙ２＋・・・ｙ５に出力（ｙ、）を発生するよう
になる。これらのｙ出力値はプロセッサ２２に供給され
る。プロセッサ２２は神経回路網のアナログ出力ライン
を走査し、かつ、受信したデータ信号を一連のデジタル
数に変換する。
これらのデジタル数は、データライン２３を経てマイク
ロプロセッサに読み取らせるのに都合の良いフォーマッ
トに配列する。
ついで、ライン２３によりマイクロプロセッサ１３に供
給されるデジタルのｙ値をマイクロプロセッサ１３にて
入力ライン１２から供給されるターゲツト値ｄｊ　と比
較する。マイクロプロセッサ１３は上述した比較による
結果と一緒に人力のＸ値を用いて、新規の加重値を計算
し、この加重値をＲＡＭ１５にロードし、ついでこのＲ
ＡＭはアナログ神経回路網における加重値を調整する。
このような作用をトレーニングセ・ットにおけるすべて
のパターンに対して逐次繰り返し、全出力値のターゲツ
ト値との差が予め特定化した誤り公差内におさまるまで
繰り返す。このようにして回路網はパターングループを
学習したことになる。
要約するに、マイクロプロセッサはプレプロセッサ２２
のｙ値を人カバターンが判っている所定のトレーニング
セットに対する所望のターゲツト値と比較する。ついで
加重値を調整して、神経回路網の出力をターゲツト値に
さらに近付けるように調和させる。この操作をトレーニ
ングセットにおける種々のパターンに対して繰り返し、
神経回路網が成る特定の誤り公差内で完全なパターンに
応答し得るようになるまで継続させる。第１図の実施例
では単層の回路網につき説明したが、多層の神経回路網
の場合に有効なアルゴリズムはルーメルハル）　（Ｒｕ
ｍｅｌｈａｒｔ）の逆伝搬法である。
神経回路網がデジタル制御下にてパターンセットを学習
した後には、この回路網は最早デジタルプロセッサ段及
び学習アルゴリズムのソフトウェアとインターフェース
する必要がなくなる。この際、アナログ神経回路網はダ
イナミックリフレッシュの下で本質的に単独であり、し
かもこの回路網は、この際本来の高速アナログ動作をし
て、学習パターンを旧又は新規のデータセットに供給す
ることかできる。この処理の段階の最中に、神経回路網
の作動が学習段階の期間中に行ったデジタル処理によっ
てスローダウンされることはない。
処理段階では、学習した加重値を神経回路網にダイナミ
ックにリフレッシュさせ、デジタル式の学習ハードウェ
アは使用しない。ダイナミックリフレッシュアナログ回
路網はこの際孤立しており、これは学習段階中に取得し
た加重情報に従って新規の入カバターンを極めて迅速に
類別するように作動させることができる。
第２図は神経回路網１０の一部分を多少詳細に示したも
のである。この回路網はタップ加重に対応する電圧とし
て加重値を蓄積するコンデンサーＪ＋Ｃ２Ｊ＋　　・・
・Ｃｈｊのアレイを具えている。図示の各コンデンサは
大地と、各半導体ゲート素子２５゜２６、・・・２７を
経てＤＡＣ１７の出力ライン１８との間に接続する。半
導体ゲート素子はＭＯ３ＦＩＥＴとすることができ、こ
れらの素子のゲート電極はデコーダ１９の各出力ライン
ＳＩＪ　＋”’２ｊ＋　　・・・Ｓｎｊに接続する。各
アナログ神経素子もそれぞれ１．ＩＯ３ＦＥＴ　２８　
。
２９、・・・３０で構成する。ｍ個の神経素子の出力が
ｙ」であり、ここにｊ＝ｌ、ｍとする。
ＭＯＳＦＥＴ２８．　２９及び３０は各人力ラインＸ、
。
×２及び×。と演算増幅器３１の反転入力端子との間に
接続する。ＭＯ３Ｆ［ＥＴ　２８　、　２’　９および
３０のゲート電極はコンデンサＣＩＪ　＋Ｃ２Ｊ＋　　
及びＣＩ、ｊとゲー）ＭＯＳＦＥＴ　２５　、　２６及
び２７との各接続点に接続する。ＭＯＳＦＥＴ　２８〜
３０は抵抗性加重部として機能し、各抵抗加重部の抵抗
値は各コンデンサー。
〜ＣｎＪから受電される印加ゲート電圧により制御され
るか、又は決定される。
演算増幅器３１は大地に接地される非反転（＋）入力端
子を有しており、この演算増幅器の出力端子と反転（−
）入力端子との間には抵抗値がＬの帰還抵抗３２を接続
する。演算増幅器は多くの最新の神経回路網システムに
て一般的であるように、Ｓ形（ｓｉｇｍｏｉｄａｌ）関
数を呈する比較的低利得の増幅器とするのが好適である
。演算増幅器３１の出力端子は端子３３に接続し、この
端子からｙｊ（ｊ＝１．ｍ）信号を第１図のプレプロセ
ッサ２２に供給する。
ＭＯＳＦＥＴ　２８〜３０をトリオード領域で作動させ
ることにより、これらのＭＯＳＦＥＴは可変抵抗として
ほぼ機能するようになり、これらの各ＭＯＳＦ８Ｔはそ
のゲート電圧によって決定される加重抵抗値を呈し、斯
かるゲート電圧はそれに接続した関連するコンデンサＣ
＋ｊ　−ｃｆｉ、に蓄積された加重電圧によって決定さ
れる。入力信号Ｘ、、　Ｘ２・・・×７は入力端子３４
，３５．・・・３６に供給され、かつ、それぞれ直列に
配置した！、ＩＯ３ＦＥＴ　２８　、　２９　、・・・
３０の抵抗値によって決定されるような個別の加重係数
により変更される。Ｓ形のレスポンス特性を呈する演算
増幅器３１は加重変更した入力信号×１を加算する。
演算増幅器３１の出力端子に現れる信号ｙｊはつぎのよ
うに表わすことができる。
１ｊ 以下同様である。各別の抵抗値Ｒ０に対する抵抗値Ｒｒ
の比は各別の人力信号Ｘ、の各々に付与する加重係数ｗ
１を決定する。抵抗値Ｒｆは帰還抵抗３２の抵抗値であ
る。関数ｆはほぼＳ形量数であるが、これは他の任意の
所望な関数とすることができる。
加重電圧はデコーダ１９のＳ、」出力ラインをストロー
ブすることによりコンデンサに蓄積される。
ＲＡＭ１５に記憶された加重データはプログラムカウン
タ１６によって逐次アドレスされて、ＤＡＣ１７の出力
ライン１８に一連のアナログ電圧レベルを発生する。こ
れと同時にプログラムカウンタはデコーダ１９をトリガ
して、各出力ラインＳｔ。
を逐次附勢することによりゲー）ＭＯＳＦＥＴ　２５〜
２７のゲート電極を順序附勢して、これらのＭＯＳＦＥ
Ｔを逐次ターン・オンさせる。
ゲー）ＭＯＳＦＥＴ　２５〜２７がターン・オンする度
毎に加重アナログ電圧はＲＡＭ１５から０ＡＣＩ７及び
ライン１８を経て関連するコンデンサＣ目に供給される
ため、これらコンデンサに蓄積されていた加重電圧はリ
フレッシュされる。正しいアナログ電圧は逐次適切なコ
ンデンサに発送される。プログラムカウンタは絶えずリ
サイクルして、コンデンサにおける加重電圧をリフレッ
シュし、かつ、連続するりフレッシニ期間の間にコンデ
ンサにおける電圧降下を成る割合で最小とすることによ
り、コンデンサ電圧を回路網の誤り公差内に維持せしめ
る。所要に応じＭＯＳＦＥＴ　２８〜３０と共に、デュ
アル人力−デュアル出力演算増幅器を用いる周知の平衡
形構造の如き標準の直線化技法を用いることができる。
これにより励起及び禁止（＋又は−）入力及び出力をさ
らに融通性をも°って形成することもできる。
本発明は上述した例のみに限定されるものではなく、幾
多の変更を加え得ること勿論で′ある。
【図面の簡単な説明】
第１図は音声パターン認識の目的に使用し得るアダプテ
ィブ方式の一部としての本発明による人工神経回路網を
概略的に示すブロック線図；第２図は第１図のアナログ
式神経回路網の一部分を詳細に示すブロック線図である
。 １０・・・人工神経回路網 １１・・・プレプロセッサ １３・・・マイクロプロセッサ １５・・・ＲＡＭ １６・・・プログラムカウンタ １７・・・デジタル／アナログ変換器 １９・・・デコーダ ２０・・・クロックパルス端子 ２１・・・遅延装置　　　２２・・・プレプロセッサ２
５．２６．２７・・・ゲートλ１０ｓＦＥＴ　（半導体
ゲート素子）

Claims (1)

  1. 【特許請求の範囲】 １、複数個相互接続した能動素子を具えている人工神経
    回路網において、相互接続した各素子対間のデータ相互
    接続部が電圧制御インピーダンス手段を具え、これらの
    インピーダンス手段の各値が前記相互接続部の加重値を
    表わし、前記インピーダンス手段の制御端子を各別のノ
    ードを介して各キャパシタンスに接続し、前記各ノード
    と他の端子との間に各伝送ゲートの導通路を結合させ、
    前記他の端子を前記伝送ゲートの内の少なくとも複数個
    の他の伝送ゲートに共通とし、前記伝送ゲートを逐次使
    用可能とするために伝送ゲートの内の前記複数個の他の
    伝送ゲートの制御端子に結合させる制御手段を設け、該
    手段により前記他の端子に信号を供給して該当キャパシ
    タンスに蓄積されている電荷をリフレッシュさせるよう
    にしたことを特徴とする人工神経回路網。 ２、前記制御手段が、加重値を表わすデジタルデータを
    記憶するメモリと、該メモリを周期的にアドレスするカ
    ウンタと、前記メモリによって供給されるデジタルデー
    タをアナログ信号に変換して、該アナログ信号を前記他
    の端子に伝送するデジタル／アナログ変換器と、該当す
    る伝送ゲートを逐次使用可能状態にするために前記カウ
    ンタに結合させるデコーダとを具えていることを特徴と
    する請求項１に記載の人工神経回路網。 ３、前記カウンタ及びデコーダをクロック信号入力端子
    に結合させ、該クロック信号入力端子と前記デコーダと
    の間にクロック信号を遅延させる遅延手段を設けたこと
    を特徴とする請求項２に記載の人工神経回路網。 ４、前記各インピーダンス手段が電界効果トランジスタ
    の導通チャネルを含むことを特徴とする請求項１に記載
    の人工神経回路網。 ５、前記各伝送ゲートが電界効果トランジスタの導通チ
    ャネルを含むことを特徴とする請求項１〜４のいずれか
    に記載の人工神経回路網。 ６、前記各能動素子が増幅器を含むことを特徴とする請
    求項１、４または５のいずれかに記載の人工神経回路網
    。 ７、前記神経回路網に、相互接続素子に内部発生信号を
    供給する入力端子を設け、該入力端子に出力信号伝送用
    の出力端子を関連させ、前記回路網に入力信号受信用の
    データ処理手段も設け、出力信号を入力信号とターゲッ
    ト信号とに関連させて、該当する出力信号が該当ターゲ
    ット信号に応じるか、否かを決定すると共に、該決定で
    の不適合に対してメモリに蓄積されているデータを更新
    させるようにしたことを特徴とする請求項２または３の
    いずれかに記載の人工神経回路網。
JP63320728A 1987-12-23 1988-12-21 人工神経回路網 Pending JPH01237754A (ja)

Applications Claiming Priority (2)

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US137111 1987-12-23
US07/137,111 US4866645A (en) 1987-12-23 1987-12-23 Neural network with dynamic refresh capability

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