JPH012384A - ホ−ル素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体を用いた磁場強度測定用のホール素子
に係わり、特に、極低温まで感度の変動が小さく、かつ
超強磁場まで線形性の良好なホール素子に関する。

「従来の技術」 周知の如く、従来のホール素子は、半導体からのホール
効果によるホール電圧を測定することで、外部磁場の強
度を測定する素子である。ホール効果とは、電流ｌの流
れている半導体に垂直に外部磁場Ｂを加えると、フレミ
ングの左手の法則により前記半導体中を移動するキャリ
アにローレンツ力が作用し、これがために電流Ｉ及び磁
場Ｂの両者に垂直な方向に起電力（これをホール電圧と
称する）Ｖｕが生じる現象を言う。この時ポール電圧Ｖ
Ｈは次式で表される。

ここで、Ｒはホール係数と呼ばれる比例係数であり、ｔ
はホール素子の厚さ、ｑは素電荷、ｎはキャリア濃度で
ある。また、ｒはＨａｌｌ　ｃｏｅｆｆｉｃｉｅｎｔｆ
ａｃｔｏｒと呼ばれ、キャリアの緩和時間（エネルギー
の関数）をτとすれば、次式で表される。

ここでく　〉は平均値を表す。

通常、ホール素子を室温で使用する際には前記Ｒは一定
であり、さらに■を一定とするとＶｏ：よりに比例する
という関係か得られる。このことは、ＶＩ＋を測ること
により簡単にＢを知りうるという実用上の利点を生ぜし
め、広く応用されている。

従来のホール素子は、各種ガラス、アルミナ等の磁器等
からなる基板上に単結晶薄膜の半導体材料が接着される
か、あるいは前記基板上に半導体Ｆ材料の薄膜が蒸着形
成されて作製される。又、半導体結晶基板上にエピタキ
シャル法もしくはイオン打ち込み法などで形成された半
導体膜が使用された例もある。前記半導体材料としては
、ガリウム砒素（ＧａＡｓ）、インジウムアンヂモン（
Ｉｎｓｂ）、インジウム砒素（Ｉ　ｎ　Ａ　ｓ　）、ゲ
ルマニウム（Ｇｅ）等が好適に使用されている。この際
、前記半導体は料中の不純物濃度は、感度を高める目的
から低い方が良いとされており、通常は１０１５〜Ｉ　
Ｏ１６ｇ／Ｃｍ３程度のものが良く使われており、高く
と６１０　”ｐｌ　／　ｃｍ３以下の値とされている。

「発明が解決しようとする問題点」 しかしながら、前記従来のホール素子は、周囲の雰囲気
が低温になるに従って半導体中の前記“キャリア数が減
少するため、前記ホール係数Ｒに温度依存性か生じ、こ
れが故に低温下においてホール素子の感度に変動が生じ
る（−例を示せば、温度係数にして−０，６％／℃）、
という問題点があった。また同様に、従来のホール素子
は、そのポール電圧Ｖ’ｏか強磁場下において外部磁場
の強度に比例しない、つまり線形性が低下するという問
題点かあっｆこ。その理由は、磁場の影響によるキャリ
アの円運動の半径が極端に小さくなり、半導体内でのエ
ネルギー分布が通常の統計分布間より外れてくるために
、前記Ｈａｌｌ　ｃｏｅｆｆ’１ｃｉｅｎｔ　ｆａｃｔ
ｏｒが変化するからと考えられている。又、試料形状の
影響ら無視できなくなるためである。これらの影響を出
来るだけ少なくして前記線形性を良好ならしむるために
は円運動を極力おさえてやればよい。そのためには衝突
散乱を激しく起こしてや第１゜ば良い。このような状態
にあるかどうかを判別するための条件（これを低磁場条
件と称する）は次のような式で表すことができる。

μＢＣＩ　　・・・（４） ここでμはホール素子内のキャリアの移動度である。従
来のホール素子では高感度を追及することに急であった
が故に、出来るだけμの大きな材料を用いてきた。その
ため、強磁場、すなわちＢが大なる条件下においては、
この低磁場条件が成立しないため、外部磁場の強度とホ
ール電圧との間の線形性が崩れ、これがために強磁場で
の測定値の精度が良好でない、という問題点を抱えてい
た。

この発明は前記問題点に鑑みてなされたもので、室温か
ら極低温に至るまで感度の変動か小さく、かつ超強磁場
まで線形性の良好なホール素子の提（共を目的としてい
る。

「問題点を解決するための手段」 そこでこの発明は、基板上に電導層となる半導体層を形
成し、主要部分をこの層によって構成されるホール素子
において、前記半導体層のキャリアが十分強く縮退して
しまうように不純物が高濃度に添加されたようなホール
素子を構成して、前記問題点を解決せんとするものであ
る。

この発明のホール素子の特徴とするところは、半導体層
中に添加される不純物の濃度であり、すなわち、この半
導体層中にはその濃度が１０　ＩＱ１／ｃｍ３以上とな
るように不純物が添加される。このｘＱ１９個／ｃｍ３
という濃度についてより正確に言及するならば、エネル
ギー帯中のキャリア６変が高くなって充分なる縮退を起
こす程度以上の不純物濃度、と言い換えられるべきであ
る。それゆえに、この値は半導体材料が異なれば本質的
には違った値となる。しかし、多くの半導体において１
０１９個／ａｍ３を越えるとかなりの程度縮退が起こる
から、以後は便宜的に１０１ｇ個／ａｍ３という数値で
代表させ説明することとする。この不純物濃度が１０１
１１個／ｃｍ３以下であると、前記従来のホール素子の
如くその感度に温度依存性が生じると共に、強磁場下に
おいて磁場強度とホール電圧との間に線形性が成立しな
くなる。

縮退した半導体で作られたホール素子の温度依存性が小
さくなる理由は次のようなしのである。

例えば、濃度が１ｏｌｅ個／ｃｍ’以上という極めて高
濃度の不純物（ドナー）が添加されている半導体では、
その不純物の作るドナーレベルが不純物バンドを構成し
てバルク（Ｓｉ等半導体層の基体）の伝導帯と連続的に
繋がってしまう。従って、このような半導体層中におい
ては、首記連続したバンド内で縮退した電子による伝導
が主となるため、いわゆるメタリックな電導特性を示す
こととなる。

その結果、低温でも伝導キャリアの数が殆ど減少しなく
なる。よって、前記ホール係数の温度依存性ら極めて小
さくなる。

さらにまた、ドナーを高濃度に添加することは、これら
がイオン化して電子の強い散乱中心であるドナーイオン
の数を増加せしめることとなる。これがために半導体層
中での電子の散乱頻度が増加し、電子の平均自由行程が
短くなる。従って、半導体層の電子移動度μが小さくな
る。よって、前述の低磁場条件μＢ＜１が強磁場下にお
いても成立し、磁場強度Ｂとホール電圧Ｖｌ（との線形
性が強磁場においても確保されることとなる。

以上の議論は、アクセプター不純物が添加された半導体
についても全く同様に成立し、その場合は上記説明中の
電子をポールと読み替えれば、全く同じ内容の説明をす
ることができる。よって、この発明によれば、室温から
極低温に至るまで、′５度の変動が小さく、かつ６強磁
場まで線形性の良好なホール素子を実現することができ
る。

以上は問題解決のための基本方針とその説明であるが、
以下にこの発明のホール素子を具体化する方法について
、その製造工程順に沿って説明する。

この発明のホール素子を構成する前記半導体層の材質と
しては、従来からホール素子の材質として慣用されてい
る周知の半導体材料か挙げられる。

特にシリコン（Ｓｉ）は、面記ＧａＡｓ、ｒｎｓｂ等と
比較してそのキャリア（電子）の移動度か数十分の一程
度と小さいため、前述の低磁場条件を満足する材料とし
て大変有利であり、好ましい材料であると言える。

また、・前記半導体層が形成される基板の材質も、従来
のホール素子に慣用されている基板の材質と同様のもの
が挙げられる。この時、基板の材質を電導層となる半導
体層の材質と同一の材質とし、不純物拡散あるいはイオ
ン打ち込みによって基板表面に不純物が添加された半導
体層を形成することは、組成、膜厚ともに均一な薄い半
導体層を量産性良く作製する上で大変好都合である。拡
散あるいはイオン打ち込みは、すでに半導体工業におい
て確立された技術であり、後述する如く、ホール素子の
感度を上げるための極めて薄い層を形成するのに適した
技術である。基板との間の電気的絶縁はｐｎ接合によっ
て確保できる。

もちろん、基板上に半導体層を形成する方法は任怠であ
り、前記従来の如く単結晶薄膜を基板上に接着、固定し
たり、あるいは真空蒸着法、スパッタ法、化学的気相反
応（ＣＶＤ）法、分子線エピタキシ（ＭＢＥ）法等によ
り基板上に半導体層の薄膜を形成することで、半導体層
を基板上に形成するような方法が挙げられる。これらの
場合、電気的絶縁を確保するためには、首記ｐｎ接合を
利用する方法、又は、シリコン酸化膜、シリコン窒化膜
等の絶縁膜を間に置くような方法が考えられろ。

特に、前述の如く基板の材質を半導体層のけ質と同一と
すれば、半導体層形成工程を省略することができ、大変
能率的となる。

形成された半導体層への不純物添加はこれらの層あるい
は膜を形成すると同時に、あるいは形成後において行わ
れろわけであるが、この不純物ら従来の半導体において
慣用されている不純物で良く、同等特殊な物質を必要と
しない。しかしながら、特に、シリコンにおける硼素（
Ｂ）等のようにｐ形半導体を形成する不純物は、電子に
比べて正孔の移動度μが小さいので、好ましい不純物で
あると言える。

また、シリコンにおける砒素（Ａｓ）の場合は、これを
イオン打ち込みによって高濃度に添加し、適当にアニー
ルを行うならば、表面から一定の深さまでは電子濃度が
高濃度かつ均一となる。そして、これより深くなると、
深さとともに電子密度が惣峻に減少する、すなわち半導
体基板上に形成されたｎ型層の大部分は電子濃度が均一
かつ高い層となる。このような電子濃度分布を存する層
ては、磁場及び温度依存性の原因となる低キャリア５ｇ
：層の割合が少ないから、それだけ特性の良いホール素
子を作製しうる、というトリ点がある。もちろん、前記
不純物の添加工程は上記の例に拘束されるものではなく
、拡散法、イオン打ち込み法、エピタキシャル法等周知
の手段に因れば良く、何隻限定を受けることはない。

以上説明した工程により基板上に不純物が添加された半
導体層が形成される。この後、エツチング等により基板
上の半導体層を所定の形状に成形し、これに電極を取り
付けることでホール素子が完成する。

なお、ホール素子の感度を上げるという面から考えろと
、素子の主要部である電導層の厚さはできるだけ薄いこ
とが望ましい。すなわち、実用上、ホール素子の感度は
一般的に債感度Ｓで表され、この積感度Ｓはホール電圧
ＶＨを磁場強度Ｂ及び電流ｌの債で除した値であり、次
式で表される。

首記（２）、（５）式から予測されるように、トナーの
数が増加することでキャリア濃度ｎか大きくなると、ホ
ール電圧が小さくなってホール素子の積感度Ｓは低下す
る。感度か下ってらＶＨが大きければ実用上問題はない
。Ｖ　１１は電流密度に比例するからＶＩＩを大きくす
るには電流１を大きくしてやればよい。■を大きくする
と発熱量が増すから色々な問題が起りうるので必ずしも
好士しくない。発熱を少なくして電流密度を高める手段
として効率的な方法は素子の厚さを薄くすることである
。素子と密着した基板があると発生した熱を吸収し外へ
逃がしてくれるので素子の昇温を防ぐ上で大変効果的で
ある。この点でも素子が薄いことは利点となる。又、基
板としては熱伝導率の高い物質の方が有利である。

基板材料としてシリコンを用いることの利点の１つには
、その熱伝導率がＧａＡｓの５倍、Ｉｎ５ｂの１４倍で
ある点も上げられる。つまり８１基板上に電導層を形成
した場合、この電導層でのジュール発熱がＳｉ基板に他
の材料に比べて速やかに散逸し、よってホール素子の昇
温を抑制しうるという優れた効果を奏する。又、シリコ
ンは、現在半導体集積回路材料として最も広く用いられ
ている材料であるため、その品質及び供給ら良好かつ安
定しており、集積回路中にホール素子を組込んで利用す
ることが容易なことも、応用上の利へとして上げられる
。

なお、この発明のホール素子は、その形状、材質等が而
記の如き構成に限定されることなく、種々の変形例が可
能である。

皇実施例」 以下、この発明のホール素子を実験例により更に詳細に
説明するが、この発明のホール素子は以下に示す実験例
に限定されない。

（実験例） ｐ形Ｓｉ単結晶の表面にＡｓをイオン打ち込みすること
で半導体層を形成し、この半導体層をエツチングにより
所定の形状に成形することでホール素子を作製した。試
料は、 （イ）　Ａｓをイオン打ち込み（８０ｋｅＶ、３ＸｉＯ
１５９／ｃｍ２）Ｉ、たｐ形Ｓｉ単結晶（比抵抗十数Ω
ｃｍ）に熱処理１１００℃を１分間雀したもの（試料＃
Ｉ、＃２） （ロ）（イ）に更に熱処理８００　’Ｃを９０分間施し
たもの（試料＃３） （／’）Ａｓをイオン打ち込み（１００ｋｅＶ、１．５
ＸｌＯ”：１・！　／　ｃｍ’）　したｐｏｌｙ−Ｓｉ
薄膜（下地はＳｉ単結晶上に形成されたＳｉｎ、膜）に
熱処理１１００　℃を３分間施したもの（試料＃４） の３種類を用意した。これら試料のＡｓ打ち込み層をエ
ツチングにより十字状のいわゆるＶａｎ　ｄｅｒＰａｕ
ｗパターンに成形し、これにアルミ線を超音波ボンディ
ングしてホール効果を測定した。試料の平面図及び断面
図を第１図ないし第３図に示す。

これらの図において、符号！はＳｉ単結晶、符号２及び
５はＡｓ打ち込み層（符号２はＳｉ単結晶、符号５はＳ
ｉ多結晶）、符号３はアルミ線、符号４は酸化シリコン
（ＳｉＯｐ）層であり、図中寸法Ｌ　＝　５ｍｎ＋、　
ｆ！＝　０．５ｍｍ、φ−２，５ｍｍである。また、試
料作製条件及び各種特性の測定結果を第４図に示す。

これら試料のＡｓ打ち込み層は、いずれもＩＯ２０ｃ　
ｍ個７ｃｍ３以上の電子密度を有していた。また、試料
＃ｌにおける電子密度分布を測定したところ、第５図に
示すような測定結果が得られた。第５図に見るように、
電子密度分布は表面側において平坦であり、深部におい
て急激に減少する傾向を示している。これは、Ａｓ打ち
込みしたＳｉの特徴であり、中間濃度層の厚みが薄く、
はぼ均一な高濃度層と見做して良い密度分布を有してい
る。さらに、試料＃４の電子密度分布は、ｐｏｌｙ−Ｓ
ｉ膜内で均一であった。

これら試料について、Ｖａｎ　ｄｅｒ　Ｐａｕｗ法によ
る測定及びホール電圧の測定を行った。ホール電圧測定
の測定磁場範囲は１〜１５Ｔ　（テスラ）、測定温度は
室温、７７°Ｋ及び４．２°にの３点である。測定結果
を第６図に示す。第６図に見るように、室温での電子移
動度は試料＃ｉ〜＃３において５０ｃｍ’／ｖＳ前後、
試料＃４において約１５ｃｍ″／ＶＳであった。

これは、ｐｏｌｙ−Ｓｉ膜がＱ、１μｍ径程度の結晶粒
の集合体であり、これら結晶粒の粒界にお・する散乱に
より移動度が小さくなっていると解釈できる。

これら測定値を前述の（４）式、すなわち低磁場条件に
当て嵌めると、μＢ＝１となるには試料＝１〜＃３にお
１．’テ２００Ｔ、試料＃４におＬｌテロ７０Ｔらの高
磁場を要する。また、低温下における移動度は、試料＃
１〜＃３においては７７°Ｋまでに約３５％増加するが
、それ以下の温度での変化は小さく、一方試料＃４にお
いては数％減少しｆこ。

第７図は室温におけるホール電圧の磁場依イア性を示す
図である。低磁場から高磁場に至るまでホニル電圧が磁
場に対してほぼ比例していることが理解できろ。温度４
８２°にでの測定では、更にホール電圧と磁場との直線
性が改善された。　４２゜Ｋにおける積感度Ｓ。の値は
第６図に示して！うる。

この、積感度Ｓ。を基準値として、各温度及び各磁場強
度における積感度の偏差率ΔＳ　／　Ｓ　Ｏを、次式に
従って求めた結果を第８図（ａ）〜（ｃ）に示す。

第８図に見るように、試料＃Ｉ〜＃３においては、室温
から７７°Ｋまでの積感度Ｓの変化が特に大きい（５〜
６％減少）。また、積感度Ｓの磁場依存性は、試料の種
類に限らず室温、７７°に共に低磁場側で大きい。しか
し、４．２°Ｋにおいては積感度Ｓの変化幅が小さくな
ってホール電圧と磁場強度との直線性が向上し、１５Ｔ
までの磁場に対して積感度Ｓの偏差率は最大でも１％以
内に減少した。一方、試料＃４は積感度Ｓの温度依存性
が小さいのが特徴であり、室温から４．２°Ｋまでの積
感度Ｓの変化が１％以内に収まっている。

次に、第９図は、前記第７図の測定結果を回帰直線Ｖ　
ＨＬ＝　Ｓ　ＬＸ　Ｉ　Ｂ　＋　Ｖ。で回帰演算した際
の係数Ｓｔ、７ｕびｖｏを示す図である。また、第１θ
図（ａ）〜（ｃ）は、この回帰直線を基にして求めた積
感度の偏差率ΔＳ／　Ｓｔ　＝（ＶＨＶＨＬ）／　ＳＬ
Ｉ　Ｂを試料＃ｌ、＃３〜＃４について求めた結果を示
す図である。第１０図に見るように、各試料共５Ｔ以上
の強磁場においては偏差率が±０．１％以内の範囲内に
収まり、すなわちホール電圧と磁場強度との間の直線性
が±０．１％以内に収まりｔいる。

特に＃３の試料は、低磁場から高磁場の全域で侵れた直
線性を示していることが分る。

以上の実験例から明らかなように、この発明によれば、
室温から極低温に至るまで感度の変１」が１％以内と小
さく、あるいは８強磁場まで情感変の偏差率が±０．１
％以内という線形性の良好なポール素子を実現すること
ができる。

「発明の効果」 以上詳細に説明したように、この発明によれば、ホール
素子を構成するための材料としてキャリアが強い縮退を
引き起こす程度に多量の不純物を添加した半導体層を用
いたため、この半導体層内において不純物レベルが不純
物バンドを構成して半導体層そのもののエネルギー帯と
連続的に繋かってしまう。従って、この半導体層中にお
いて１よ、前記連続したバンド内で縮退したキャリアに
よる伝導が主となるため、半導体層がメタリニ！りな特
性を示す。そして、この縮退したバンド内では低温でも
伝導キャリアの数が殆ど減少しないことから、前記ホー
ル係数の温度依存性ら（りめて小さくなる。さらに、大
量に添加された不純物が殆どイオン化して、キャリアの
散乱中心となる不純物イオンの数が半導体層中で増加す
るため、この半導体、“１゛η中でのキャリアの散乱領
空が増加し、その平均自由行程が短くなる。従って、半
導体層の電子移動度が小さくなることで、強磁場下にお
いても低磁場条件が成立し、磁場強度とホール電圧との
線形性が強磁場においても確保されることとなる。

又、薄くすることによって実用的な感度ら確保さイーる
こととなる。よって、この発明によれば、室温から略低
温に至るまで感度の変動が小さく、がっ６強磁場まで線
形性の良好なポール素子を実現することができる。

【図面の簡単な説明】

第１図ないし第２図はこの発明の一例であるホール素子
を示す平面図、第３図は同断面図、第４図は実験例にお
けるホール素子の試料作製条件及び各種特性の測定結果
を示す図、第５図はホール素子の電子密度分布の一例を
示す図、第６図はホール素子のＶａｎ　ｄｅｒ　Ｐａｕ
ｗ法による測定拮果汝びホール電圧の測定結果を示す図
、第７図は室温におけろポール電圧の磁場依存性を示す
図、第８図は積感度の偏差率と磁場との関係を示す図、
第９図はホール電圧と磁場との関係を回・帰直線で回帰
演算した際の諸係数を示す図、第１０図は同回帰直線を
基にして求めた積感度の偏差率と磁場との関係を示す図
である。 ｌ・・・・・・Ｓｉ基板（基板）、２・・・・・・Ａｓ
打ち込み層（ｎ型Ｓｉ単結晶：半導体層）、３・・・・
・・リード線、４・・・・・・酸化シリコン層（絶縁層
）、５・・・・・Ａ　ｓ打ち込み層（ｎ型Ｓｉ多結晶：
半導体層）。 出願人　　　１）　　沼　　　　　静　　　−伊　　　
藤　　　　　和　　　男 佐　　々　　木　　　義　　　智 株式会社　三ツ葉電機製作所 第９図 第１Ｏ図 １江　　　２呵　　　ＢＩＴＩ 第８図 は　　婦　　８【刊

Claims (1)

【特許請求の範囲】
1. 　基板上に半導体層が形成されてなるホール素子におい
   て、半導体層中の電流キャリアが高濃度となって強い縮
   退状態を起こしうるような多量の不純物が前記半導体層
   中に添加されていることを特徴とするホール素子。