JPH0123878B2 - - Google Patents

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JPH0123878B2
JPH0123878B2 JP54082541A JP8254179A JPH0123878B2 JP H0123878 B2 JPH0123878 B2 JP H0123878B2 JP 54082541 A JP54082541 A JP 54082541A JP 8254179 A JP8254179 A JP 8254179A JP H0123878 B2 JPH0123878 B2 JP H0123878B2
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JP
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voltage
circuit
during
erase
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Shurenku Harutomuuto
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Original Assignee
Siemens Corp
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Publication of JPH0123878B2 publication Critical patent/JPH0123878B2/ja
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 この発明は、マトリツクス配置されたメモリセ
ルを持ち語単位で電気的にプログラムを組替え可
能の不揮発性メモリに関するものである。
“IEEE Transactions on Electron Devices、
ED−24〔５〕”p.606−610（1977）により電気的に
プログラム組替え（書換え）可能の不揮発性メモ
リに浮遊ゲート電界効果トランジスタを利用する
ことは公知である。この電界効果トランジスタに
おいては総ての側から絶縁された浮遊メモリゲー
トと制御可能の制御ゲートとがチヤネル区間の上
に垂直に重ねて設けられ、制御ゲートはチヤネル
区間全体を覆うのに対して浮遊ゲートはその一部
だけを覆つている。読出しに際して消去されるデ
プレーシヨン型のメモリセルの場合スプリツトゲ
ートと呼ばれている構造により誤差が避けられ
る。浮遊ゲートの充電はチヤネル注入による。そ
のためには電子が短いチヤネル内で加速され、補
助の横方向電界によつて浮遊ゲートに向つて送ら
れる。浮遊ゲートの放電（消去）は制御ゲートと
拡散領域の間に高い電圧を加えたときの電子の逆
向きトンネリングによる。
浮遊ゲート技術による語単位で消去可能の不揮
発性メモリの一種は既に提案されているが（特開
昭54−57972号公報参照）、それによれば浮遊ゲー
トの充電と放電は浮遊ゲートと基板の間で電子が
直接移動することによるものでそのためには適当
な極性の高い電界を浮遊ゲートと基板の間に加え
なければならない。
トラツプ蓄積形メモリの一例としては
“Siemens Forschungs−und
Entwicklungsberichte、４、〔４〕”ｐ、213−
219（1975）に不揮発性メモリを構成するための
MNOS−メモリセルが記載されている。この場
合電荷の蓄積はトラツプ（捕獲中心）から窒化物
層と酸化物層の間の境界面への電荷の移動によ
る。トラツプの充電とその放電は強電界によるト
ンネル効果に基く。
“IEEE Transaction on Electron Device、
ED−24〔５〕”p.584−586（1977）には、MNOS
トランジスタと同様に動作するが金属ゲート電極
−窒化物層−酸化物層という層列がポリシリコン
−酸化窒化物−窒化物−酸化物という層列のトラ
ンジスタで置き換えられているメモリセルが記載
されている。
上記のメモリセルで構成されている記憶装置で
は消去時間および書込み時間が外部の時間ユニツ
トによつて決められ調整される。消去および書込
み時間は製造技術に基く個々のセルの消去および
書込み特性のばらつきを一つのチツプ内だけでは
なく多くの製造チヤージに亘つて考慮し、充分長
く選ぶ必要がある。この外に時間ユニツト自体に
基く設定時間の許容差の変動も考えなければなら
ない。しかしプログラム組込みおよび消去時間が
長いと隣接語妨害の危険が増し、特に書込みがチ
ヤネル注入によるメモリセルではプログラミング
特性が悪化する。長い書込みおよび消去時間は可
能な書込み−消去サイクル数を減少させる。書込
み−消去時間を最短にして半導体メモリの寿命と
品質を改善するためには外部時間ユニツトを不要
にし、書込み−消去時間の設定に当つて同一チツ
プ内の変動だけが影響を及ぼし、チヤージ間の変
動は考慮外に置くことができるような半導体メモ
リとすることが望まれる。これによつて書込み−
消去時間を著しく短縮することが可能となりメモ
リの寿命の品質が改善される。
この発明の目的は、外部時間ユニツトが不要と
なりプログラムの有効書込み時間が外部時間ユニ
ツトを使用する場合よりも短縮されるように語単
位で電気的にプログラミング可能の不揮発性メモ
リを構成することである。
この目的は、メモリマトリツクスに対して一つ
の制御回路を組合せ接続し、それによつてメモリ
マトリツクスの各行に対して可変の消去および書
込み時間を設定し、これらの時間の終りは消去又
は書込みが行われるマトリツクス行中の一つ又は
複数のメモリセルが予め定められた消去又は書込
み状態に達したことによつて示され、この消去又
は書込み状態はマトリツクス行の消去又は書込み
の過程の途中で制御されるようにすることによつ
て達成される。
この発明によるメモリの利点は、公知のメモリ
と比べて外部時間ユニツトが省かれメモリ駆動の
ための全回路が簡単廉価となることである。時定
数の決定に際して計算に入れなければならない時
間ユニツト所属の総ての部品の特性の変動は最早
メモリの書込みおよび消去時間に関係することな
く、従つてそれを長くする効果もない。
外部時間ユニツトを付設する場合にはメモリチ
ツプのプログラム書込みおよび消去時間の許容差
の変動を異つた製造チヤージから取つたメモリチ
ツプについて考慮しなければならない。この発明
によるメモリの書込みおよび消去時間には一つの
チツプ内のセルの間の変動だけしか影響を及ぼさ
ないから、この時間が外部時間ユニツトを使用す
る従来のメモリのものより短縮される。
プログラム書込みおよび消去時間の短縮は第一
にメモリの動作の点で有利である。第二にプログ
ラム組替え（書換え）時間の短縮はメモリの寿命
に対して有利に作用する。メモリのプログラム書
込みおよび消去特性が書込み−消去サイクル数の
増大と共に悪化することはよく知られている。こ
の悪化はホツトキヤリヤの原因となる酸化物毒ま
たは窒化物層の疲労現象等に基くものである。従
つてプログラム組替え（書換え）時間の短縮は可
能な書込み−消去サイクル数の増大とメモリの寿
命の延長を意味する。
更に消去時間の短縮により浮遊ゲートメモリセ
ルの場合過消去即ちしきい値電圧の負側への大き
な移動の危険が低減される。これによつて続くチ
ヤネル注入によるプログラム書込過程においての
難点が避けられる。
最後にプログラム組替え（書換え）時間の短縮
により隣接語妨害の危険も減少する。プログラム
組替え時間が長いと個々のセルにおいて隣接語に
より望ましくない情報の書込みまたは消去が行わ
れ、メモリの誤動作となることがある。
プログラムの書込みおよび消去時間の短縮によ
り電流負荷時間が短くなり、半導体結晶板の加熱
も低くなる。この利点は例えばチヤネル注入によ
るプログラミングのような書込みおよび消去に大
きな電流を必要とするメモリの場合特に重要であ
る。
この発明の実施に際してメモリセルマトリツク
スに組合せる制御回路により一つのマトリツクス
行の消去時間を可変にし、またこの行の一つ又は
複数のメモリセルの消去状態を制御するためメモ
リセルに加えられる消去電圧を時間的に継起する
一連のパルスに分割し、パルス間の間隔にそれぞ
れコントロール読出し過程が挿入されるようにす
ることができる。
チヤネル領域から電気的に分離された消去領域
を持たないメモリセルでは、消去とコントロール
読出しを同時に行なうことは次の理由で不可能で
ある。即ちｎチヤネルセルの場合消去に際しては
高い正電圧をソースに印加する必要があり、コン
トロール読出しに際してはソースを地電位に置か
なければならないのに対して、ｐチヤネルの場合
には印加電圧の符号が逆になるだけであるからこ
の両条件を同時に満たすことは常に不可能であ
る。消去電圧を時間的に継起する一連のパルスに
分割すると、パルス間の間隔中にコントロール読
出しが可能となる。従つてこの種のメモリセルに
対しては消去電圧をパルス列に分割することは特
に有意義である。
しかしこれは、チヤネル領域から電気的に分離
された消去窓を持つセルにおいても時間的に一定
な消去電圧による消去が可能であるにもかかわら
ず消去パルス電圧列によつて消去する可能性を除
外するものではない。パルスによつて消去すれば
結晶の加熱が低減されるから、消去パルスの利用
は絶縁された消去窓を持つセルに対しても有利で
ある。
コントロール読出しが行われる総てのメモリセ
ルのしきい値電圧の絶対値｜UT｜が使用される
メモリセルに予め定められたしきい値電圧の絶対
値｜UGL｜より小さいかあるいはそれに等しくな
つた時が一つのメモリセルマトリツクス行の消去
過程の終りとなるように、制御回路をメモリセル
マトリツクスに組合せ接続すると有利である。こ
の条件はｎチヤネルメモリセルの場合次のように
して実現される。一つのメモリセルはその制御ゲ
ートに充分高い正電圧が加えられていないと未消
去状態である。例えばソースに向つて消去が行わ
れると消去パルス中ソースに高い正電圧が加えら
れ、制御ゲートの方は地電位に置かれる。ドレン
には適当な回路により常にセルの読出しとコント
ロール読出しには充分であるそれ程高くない正電
圧が加えられる。消去過程の開始に当つてしきい
値電圧絶対値｜UT｜が規定しきい値電圧絶対値
｜UGL｜より大きい限りセルは消去パルス間隔中
も阻止状態にとどまる。いくつかの消去パルスの
後にしきい値電圧の絶対値が｜UGL｜に等しいか
それ以下となると次のパルス間隔中にセルが導通
状態になる。パルス間隔中セルのソースは地電位
に置かれ、ドレンは読出しとコントロール読出し
に充分な正電圧を印加されるからここでセルを通
して電流が流れる。コントロール読出しが行われ
た一つ又は複数のセルの電流は一つの選ばれた語
の消去時間の終了の信号として使用される。従つ
てメモリセルは可調整的な安全間隔を置いて状態
“０”に達するまでの時間だけ消去状態にある。
特定のセルでは可変消去時間が連続的に印加さ
れる消去電圧と同時に行われるコントロール読出
しによつて達成され、コントロール読出しが行わ
れた総てのメモリセルが｜UT｜≦｜UGL｜を満た
すしきい値電圧を示すとき一つのメモリセルの消
去時間が終るように制御回路とメモリマトリツク
スを組合せ接続することが有利である。
連続的な消去とそれと同時の読み出しは浮遊ゲ
ート形のメモリセルの場合に実行可能である。こ
のメモリセルはチヤネル領域から電気的に絶縁分
離された消去窓を持つもので、ソース電圧は消去
時間の全体に亘つてＯボルトとすることができ、
消去窓内の絶縁された拡散領域は高い正電位に置
かれる。
一つの制御回路をメモリマトリツクスに組合せ
接続し、それによつて一つのメモリセルマトリツ
クス行の書込み時間を可変としまたプログラムを
組込むマトリツクス行の一つ又は複数のメモリセ
ルのプログラミング状態を制御するため、メモリ
セルに加えられるプログラミング電圧が時間的に
継起する一連のパルスに分割され、パルス間隔中
にコントロール読出し過程が挿入されるようにす
ることも有利である。プログラミング時間を個々
のパルスに分割することは、特にチヤネル注入に
よりプログラムが組込まれるセルにおいては大き
なチヤネル電流によるチツプの加熱が低減される
という利点がある。
プログラミング中のセルに対してパルス間隔中
にコントロール読出しを行うことは、一つのセル
のプログラミング時間をそのセルの実際に必要な
プログラミング時間に適合させることができると
いう長所がある。これによつてプログラミングセ
ルのしきい値電圧が予め定められたしきい値電圧
よりそれ程大きな値に上げられることはない。こ
れによつてプログラミング時間が一層短縮されメ
モリセルの損傷が軽減されて寿命が長くなり、書
込み−消去サイクル数が増大する。この発明によ
るメモリのプログラム組替え（書換え）によつて
ひき起される損傷は従来のメモリの場合のように
完全な故障となるものではなく、単に書込み−消
去時間が次第に長くなるだけである。
この発明の展開によれば、コントロール読出し
が行われる総てのメモリセルのしきい値電圧の絶
縁値｜UT｜が前記の｜UGS｜に等しいかそれより
大きくなつたとき一つのマトリツクス行の書込み
時間が終了するように制御回路とメモリマトリツ
クスとが組合せ接続される。
更に消去時間中ゲート電圧UGLを印加して行わ
れるコントロール読出し過程の途中において、消
去状態はドレン電圧の絶対値｜UD｜の低下によ
つて示され、書込み時間中ゲート電圧UGSを印加
して行われるコントロール読出しの途中において
プログラミング状態がドレン電圧の絶対値｜UD
｜の上昇によつて示されるようにすることも可能
である。
一つのマトリツクス行の書込み時間又は消去時
間の終りを示すドレン出力電圧がこの行に属する
メモリセルに印加されている書込み電圧又は消去
電圧の遮断に使用されるように制御回路をメモリ
マトリツクスに組合せることも有利である。個々
のメモリセルの構成に電気的にプログラム組替え
が可能である浮遊ゲート形又はMNOS形の電界
効果トランジスタを使用すること自体も発明に値
するものである。
メモリセルの構成に使用された電界効果トラン
ジスタのゲート導線が語単位で接続され、対応す
るドレン導線がビツト単位で接続されるようにす
ることも回路技術上有利である。
プログラミングと消去に際してのコントロール
読出しに対して予め定められた電圧しきい値
（UGSとUGL）となることが要求されるゲート電圧
とメモリ読出しのためのゲート電圧（UGR）を同
一の分圧器から導き、それによつて常に｜UGL｜
が｜UGR｜より小さく、同時に｜UGR｜が｜UGS｜
より小さくなるように制御回路とメモリマトリツ
クスを組合せ接続することも有利である。
この方法は有利なことに読出し時のゲート電圧
UGRとプログラム書込み状態のしきい値電圧UT
（“１”）又は消去状態のしきい値電圧UT（“０”）
との間に一定の最小間隔を保証する。ここで｜
UT（“１”）｜＞｜UGR｜であり、｜UT（“０”）｜＜
｜
UGR｜である。これによつて確実な読出しが可能
となる。許容差に基く一つのメモリ内のメモリセ
ルの書込みおよび消去特性の差は、読出しの信頼
性に影響を及ぼすことなく単に書込み過程と消去
過程の長さに影響するだけである。この方法にお
いてはプログラムされない状態とプログラムされ
た状態とが読出し電圧に相対的に極めて精確に決
定されるから、電気的の窓の幅即ち書込み中のコ
ントロール読出しに際してのゲート電圧と消去中
のコントロール読出しに際してのゲート電圧の間
の差を低下させることができる。これによつてプ
ログラム組替え（書換え）中の電圧を低くするか
あるいはプログラミング時間を特に短くすること
が可能となり有利である。更にこの方法において
は上記の電気的の窓を予め与えられたしきい値電
圧範囲内に移すことができる。
図面と実施例によつてこの発明を更に詳細に説
明する。実施例は総てｎチヤネルに関するもので
あるが、ｐチヤネルの実施例も同様に可能であ
る。
第１図はこの発明によるｍ行×ｎ列のメモリマ
トリツクス１００を持つメモリのブロツク接続図
である。メモリマトリツクス１００にはソース・
ドレン制御回路２００が接続され、それから矢印
で示すようにソース電圧US1乃至USoとドレン電
圧UD1乃至UDoが供給される。矢印の向きはそれ
ぞれの電圧が決定される側を指している。UD1乃
至UDoに対する両方に向いた矢印は、ドレン電圧
が直接ドレン制御回路を通して決定されることも
ありまた浮遊ドレンの場合間接的にソース制御回
路を通して決定されることもあることを示してい
る。ドレン電圧UD1乃至UDoは評価ロジツク４０
０にも導かれる。評価ロジツク４００とソースド
レン制御回路とのデータ入力端UE1乃至UEoは互
に導電結合されているが、図を見易くするため
UE1だけに対してこの結合が一点鎖線１０００で
示されている。データ出力UA1乃至UAoは、ソー
ス−ドレン制御回路２００から出ている矢印が示
すようにドレン電圧UD1乃至UDoのレベルによつ
て決定される。メモリマトリツクス１００の語単
位で制御されるゲート導線にはゲート制御回路５
００から適当な電圧UG1乃至UGnが供給される。
ゲート制御回路５００にはマトリツクス行デコー
ダW1乃至Wnのアドレス線が接続されているか
ら、適当な語選択が実施される。パルス回路３０
０を持つ制御回路は導線３０２を通して必要なパ
ルスをソース−ドレン制御回路２００に与え、ま
た導線３０５を通してゲート制御回路５００に与
える。導線３０４は評価ロジツク４００をパルス
回路３００を持つ制御回路と結合し、それによつ
て評価ロジツク４００はパルス回路３００を持つ
制御回路のパルス送出時間に作用する。
メモリセルの消去と書込みが従来のように予め
定められた時間ではなく、プログラム（書込み）
されないセルのしきい値電圧UT（“０”）とプログ
ラム（書込み）されたセルのしきい値電圧UT
（“１”）との間の予め定められたしきい値電圧の
範囲で行われる場合の制御パルスの経過を第２図
に示す。第２図のａの消去パルスは消去パルス時
間中ｂに示した階段状に下降するしきい値電圧２
４を作る。消去中のコントロール読出しパルスは
ｃに示すように消去パルスの間隔で発生する。
書込みは第２図ｄからｆに示すように消去に対
応する経過となる。
第２図ａにはソースパルスUSの時間経過が示
されている。矩形パルス１１，１２，１３は選ば
れたセルのソースに消去のために導かれる。この
消去パルスの持続時間はTLであり一つの消去パ
ルスの開始と次の消去パルスの開始までの時間は
T1であるから、続く二つのパルス間の間隔はT1
−TLとなる。第２図ｂには一つの選ばれたセル
の消去時間中のしきい値電圧の変化を示す。この
消去はａに示したパルスによつて行われる。未消
去状態にあつたセルのしきい値電圧曲線２０は消
去開始時には高いしきい値電圧UT（“１”）を示
す。各消去パルスは選択されたセルのしきい値電
圧を低下させる。例えばａのパルス１１はしきい
値電圧UTを線分２１に沿つて低下させ、パルス
１２は線分２２に沿つて、パルス１３は線分２３
に沿つて低下させる。セルのしきい値電圧UT
（“０”）が消去過程中のコントロール読出しの際
のゲート電圧UGL以下になるとこのセルは消去さ
れる。この判定規準は曲線２０の終値２４におい
て満たされる（UT（“０”）＜UGL）。
第２図ｃは選択されたセルの消去過程中のドレ
ン電圧を示す。この消去過程中の時間間隔TKLで
コントロール読出しが行われる。消去パルス持続
時間TL中のドレン電圧は選ばれたセルの構成と
型式によつて種々異つた値をとる。このドレン電
圧は第２図ｃには簡単のため記入されていない。
消去過程におけるコントロール読出しの期間TKL
の間、選ばれたセルのドレン電圧２６，２７，２
８はこのセルのしきい値電圧がある臨界値以下に
低下するまで高いレベルにとどまる。この臨界値
はｂに示すUGLであり、これは消去中のコントロ
ール読出し時のゲート電圧に対応する。セルのし
きい値電圧がUGL以下となるとドレン電圧は自発
的に29まで低下し、セルは導通状態となる。この
ドレン電圧の自発低下は消去過程を終らせるため
に利用することができる。
第２図ｄにはゲート電圧パルスUGの時間経過
を示す。矩形パルス３１，３２，３３は選択され
たセルのゲートに導かれ、このセルに情報が書き
込まれる。書込みパルスの長さはTSであり、一
つの書込みパルスの開始から次の書込みパルスの
開始までの時間はT2であるから、続く二つの書
込みパルス間の間隔はT2−TSとなる。
第２図ｅはｄに示したパルスによつて行われる
書込み過程中のしきい値電圧の変化を示す。始め
消去状態にあつたセルのしきい値電圧曲線４０は
書込み過程の開始に当つて低いしきい値電圧３９
即ちプログラムされていないセルのしきい値電圧
UT（“０”）であり、各書込みパルスは書込むべき
セルのしきい値電圧値を上昇させる。即ちパルス
３１はしきい値電圧UTを４１に沿つて上昇させ、
パルス３２は４２に沿つて、パルス３３は４３に
沿つて上昇させる。しきい値電圧がコントロール
読出し中のゲート電圧UGS以上になると書込み過
程が終了する。この判定規準は曲線４０の最終値
UT（“１”）において満たされる（UT（“１”）＞
UGS）。
第２図ｆは書込み中のセルのドレン電圧UDを
示す。この書込み中の時間間隔TKSでコントロー
ル読出しが行われる。ｃと同様にｆにはコントロ
ール読出し中のドレン電圧だけが示され、書込み
パルスの継続時間中は示されていない。ドレン電
圧値４６，４７，４８はセルのしきい値電圧があ
る臨界値に達するまで低いレベルにとどまり、セ
ルは導通状態にある。この臨界値はｅに示した
UGSで書込み中のコントロール読出しに際しての
ゲート電圧に対応する。セルのしきい値電圧がこ
の値UGSを越えるとドレン電圧は自発的に４９ま
で上昇し、セルには電流が流れなくなる。このド
レン電圧の自発的の上昇は書込み過程を終らせる
のに利用することができる。
第２図ｇは読出し過程中のセルのゲート電圧
UGの時間経過を示す。矩形パルス５１と５２は
等しいレベルにある。これは読出しゲート電圧
UGRである。この値は“１”を書き込まれたメモ
リセルのしきい値電圧UT（“１”）と“０”を書き
込まれたメモリセルのしきい値UT（“０”）との中
間にある。充電されたセルのしきい値電圧UT
（“１”）および消去されたセルのしきい値電圧UT
（“０”）と読出し電圧UGRとの間に充分な間隔を
確実に設定する回路技術的な方法は第４図につい
て詳細に説明する。
第２図においては選択されたセルに対する情報
の書込みと消去が図示の書込みパルスおよび消失
パルスによつて実施されるが、浮遊ゲートメモリ
における電荷の移行が特別に構成されたメモリセ
ル、例えば西独特許出願P26439872に記載された
ようなチヤネル領域外の電気的に絶縁された消去
領域または消去窓において行われるものにおいて
は消去過程とコントロール読出し過程とが同時に
進行することができる。この場合静電的の消去も
可能であり、消去電圧は適当な評価ロジツクと制
御回路とによつて消去セルのしきい値電圧が予め
定められた下のしきい値電圧以下となつた瞬間に
遮断される。
第３図乃至第５図に示す実施例において各端子
につけてある記号TSおよびTLはそれぞれ書込み
パルス又は消去パルスの継続中これらの端子に充
分高い正電圧即ち状態“１”に対応する電圧が印
加されていることを示す。同様に記号TKL，TKS
は消去パルスおよび書込みパルスの休止期間で行
われるコントロール読出しに対するものである。
書込み、消去、読出しという用語は適当な正電圧
が書込み、消去および読出し過程の全体に亘つて
それぞれの端子に印加されることを意味する。ま
た消去終了、書込み終了等の言葉は消去または書
込みの終了時点において信号電圧が送り出された
ことを表わす。
第３図にこの発明のメモリに使用される評価ロ
ジツク４００の二つの実施例を示す。ロジツク回
路４１０ではビツト単位で接続されるドレン導線
１ないしｎが総てメモリマトリツクス１００から
引き出されている。これらの導線はそれぞれイン
バータα1乃至αoの一つを通してAND回路βに導
かれ、又OR回路γ1乃至γoの一つを通してAND回
路δに導かれる。更にデータ入力端DE1乃至DEo
はそれぞれインバータη1乃至ηoの一つを通して
OR回路γ1乃至γoの一つに接続される。図を見易
くするためドレン線は１と２とｎだけを示す。
AND回路βは消去パルス休止期間中のコントロ
ール読出し過程即ちTKLの間だけ開放されるので
あるが、これは消去パルス休止期間でのコントロ
ール読出しの間は正の電圧を印加され残りの時間
には電圧を印加されないAND回路βの別の接続
線４２０によつて実施される。同様にして接続線
４３０はAND回路δを書込みパルス休止期間で
のコントロール読出し時間TKS中だけ開放する。
従つて接続線４３０に導かれるパルスにより時間
TKSの間“１”に対応する正電圧がAND回路δ
に印加され、コントロール読出しの休止期間中は
“０”に対応する電圧がAND回路δに加えられて
AND回路は開放されない。消去期間中のコント
ロール読出し時間TKLでは接続線４２０はまず電
圧“１”をAND回路βに与える。選択された一
つの語の消去過程中しきい値電圧が第２図ｂによ
り予め与えられた低い電圧値UGL以下となつたセ
ルは、そのビツト単位で接続されるドレン導線ｉ
（ｉ＝１、…、ｎ）に“０”に対応する電圧を与
える。選択された語に対応する総てのセルがこの
状態に達した後総てのドレン線１乃至ｎが“０”
に対応する電圧を与える。従つて対応するインバ
ータα1乃至αoを通してAND回路βの各入力端に
“１”が与えられ、AND回路βの出力端には消去
終了の制御信号が現わる。この信号はパルス回路
３００を持つ制御回路（第１図）に電圧パルスと
して与えられ、それによつて制御回路３００から
制御ユニツト２００への以後のパルス供与が遮断
される。これによつて選択語に対する消去過程が
終了する。
選択語を書込む際には１乃至ｎのビツト単位で
接続されるドレン導線がそれぞれ一つのOR回路
γ1乃至γoを通して共通のAND回路に接続される。
OR回路γi（ｉ＝１、…、ｎ）にはドレン線ｉ（ｉ
＝１、…、ｎ）の外データ入力端DEi（ｉ＝１、
…、ｎ）が別のインバータηi（ｉ＝１、…、ｎ）
を通して接続される。セルｉが一つの情報を持つ
ているとｉ番目のドレン線によりセルの充電が終
つた後充分大きな正のドレン電圧即ち“１”に対
応する電圧がOR回路γiに加えられる。これに対
してOR回路ηiの第２入力には“０”が送られて
くる。なぜならば、対応するデータ入力端DEiに
“１”があり、それが中間のインバータηiにより
“０”に変換されるからである。OR回路γiの出力
端からはAND回路δに“１”が与えられる。
“０”が書込まれる第二のメモリセルはそのドレ
ン電圧が上昇しないためビツト単位で接続される
ドレン線ｊを通して対応するOR回路γjに常に情
報“０”を送り出す。対応するデータ入力端DEj
は“０”をインバータηjに送り、このインバータ
は“１”をOR回路の第二入力端に与える。従つ
てOR回路の出力端は同じく“１”をAND回路δ
に与える。選ばれた語のセル中“０”が書き込ま
れる総てのセルは書込み過程の開始から“１”を
AND回路の対応する入力端に与える。選ばれた
語のセルの中の“１”が書き込まれる残りのメモ
リセルは総てAND回路δの入力端に対応セルの
書込み過程が終了したとき“１”を与える。
AND回路δの入力端に接続された別の接続線４
３０は書込み期間中のコントロール読出し時間中
即ち時間TKSの間“１”をAND回路δの入力端
に与える。これによつて確実に書込みパルス休止
期間だけでコントロール読出しが行われるように
なる。選ばれたメモリセル中の最も遅いものの書
込みが終つた後AND回路δの総ての入力端には
“１”がある。従つて書込みの終了はAND回路δ
の出力信号が“１”であることによつて示され
る。この出力信号は評価ロジツク４００から導線
３０４を通してパルス部分３００を持つ制御回路
（第１図）に導かれ、ゲート制御回路５００への
書込みパルスの送り出しを終らせるから書込み過
程はこれで終了する。
MOS技術による集積の場合にはAND回路β又
はδの代りにNOR回路を使用することも有利で
ある。その場合その前に接続されるロジツク回路
は適当に変更する必要がある。
第３ａ図にブロツク接続図で示したロジツク回
路４５０は第３図のロジツク回路４１０を簡単化
したものである。この回路では単一の測定セル４
５１がメモリマトリツクスのメモリセルと並んで
チツプ上に設けられている。この測定セルの書込
みおよび消去過程はチツプの総てのセルの書込み
および消去を代表する。測定セル４５１の書込み
時間あるいは消去時間の終りは同時に一つの選ば
れた語に関係する総てのセルの書込み又は消去の
終了の信号となる。しかしパルス休止期間におい
ては測定セル４５１だけでコントロール読出しが
行われる。そのためにはドレン導線４５２が測定
セル４５１から引出され、一方ではインバータα
を通してAND回路βの端子４５３に導かれ、他
方ではAND回路δの端子４５５に導かれる。
AND回路βはこの外に端子４５４を持ち、この
端子によつて消去パルス休止期間ではコントロー
ル読出し時間TKL中に“１”がAND回路βに導
かれ、残りの時間では“０”がAND回路βに導
かれる。AND回路δにも同様に端子４５６があ
り、書込みパルス休止期間のコントロール読出し
時間中“１”が導かれ、残りの時間では“０”が
導かれる。測定セル４５１に消去パルスが導かれ
るとそのしきい値電圧が次第に低下し、ある限界
値以下になると測定セル４５１が導通するから、
コントロール読出しに際してはドレン導線４５２
を通して“０”がインバータαに与えられ、そこ
から“１”がAND回路βの端子４５３に送り出
される。消去パルス休止期間のコントロール読出
し時間TKLの間端子４５４にも“１”が導かれる
から、AND回路βは出力信号として“１”を送
り出し、消去終了を伝える。この場合AND回路
βの出力端を導線３０４によつてパルス部分３０
０を持つ制御回路（第１図）と結ぶと、この制御
回路から制御回路２００へのパルスの送り出しを
遮断することができる。これによつて測定セル４
５１においての消去終了は選ばれたメモリセルの
消去を終了させる。他方測定セル４５１が同時に
メモリマトリツクス中の選ばれたセルに書込みパ
ルスを与えると、測定セル４５１のしきい値電圧
が上昇する（第２図ｅ）。このしきい値電圧が予
め与えられた値を越えるとパルス休止期間中のド
レン電圧が上昇し、ドレン導線４５２を通して
AND回路δの端子４５５に“１”が導かれる。
書込みパルス休止期間中の読出しパルス持続時間
TKSではAND回路δの端子４５６にも“１”が
送られる。これによつてAND回路δは導線３０
４を通して“１”をパルス部分３００を持つ制御
回路に与え、それによつてこの制御回路からゲー
ト制御回路５００への書込みパルスの送出しが遮
断される。従つてメモリマトリツクス１００中の
総ての選ばれたセルの書込み時間は測定セル４５
１の書込み時間と同時に終了する。しかし単一の
測定セルを使用することは総てのメモリトランジ
スタのプログラムの消去と組込み特性の許容差に
基く変動が一つのメモリ内部で充分小さいときだ
け有効である。
単一の測定セルの代りにビツト単位で接続され
るドレン導線を持つメモリセルの一列を使用する
ことも可能である。一つのメモリマトリツクスの
選ばれた語はそれぞれ測定セル４５１と同様に選
ばれた語に関係する総てのセルの書込みと消去の
終了の信号を与える専属の測定セルを通して送ら
れる。
第４図に分割ゲート１０１を持つ浮遊ゲートメ
モリセルから構成されたメモリマトリツクス１０
０に対するゲート、ドレンおよびソース制御回路
を示す。このメモリセルはチヤネルインジエクシ
ヨンによつて充電され、一方一つのメモリセルの
浮遊ゲートの放電は制御ゲートと拡散領域との間
に高い電圧が加えられ浮遊ゲートから拡散領域に
向つて電子が逆トンネリングによつて移動するこ
とによる。図に示されたゲート制御回路５００は
消去パルス休止期間中のコントロール読出し時間
TKLが続く二つの消去パルス間のパルス休止期間
全体を占めTKLがT1−TLに等しくなるように構
成されている。（第２図ａ，ｃ参照）書込み過程
中のコントロール読出し時間TKSと対応する書込
みパルス休止期間の関係も同様である。書込みと
消去に際してのコントロール読出し時間はこのよ
うに選ぶことは必ずしも強制的なものではなく、
コントロール読出しが書込みパルス又は消去パル
スの休止期間で確実に実施され、 TKL≦T1−TL、TKS≦T2−TS であればよい。
第４図には図を見易くするためゲート制御回路
では１番目とｉ番目とｍ番目の行だけが記入さ
れ、ソース制御回路とドレン制御回路においては
１番目とｉ番目とｎ番目の列だけが記入されてい
るが、残りの行と列の制御も同様に実施される。
メモリマトリツクス１００のｉ番目（ｉ＝１、
…、ｍ）のメモリゲートのゲート電圧UGiは選択
（アドレス）ロジツク５０１iによりトランジスタ
５００i2を通して接続点５１５に、あるいはイン
バータ５００i3によりトランジスタ５００i1を通
して分圧器５５０に導かれる。選択ロジツク５０
１iは一つのNOR回路５０３iで構成され、その出
力端はトランジスタ５００i2のゲートあるいはイ
ンバータ５００i3を介してトランジスタ５００i1
のゲートに結ばれている。NOR回路５０３iは二
つの入力端を持ち、二つのAND回路５０２iと５
０４iの出力端に結ばれている。AND回路５０２i
と５０４iはそれぞれ二つの入力端を持ち、AND
回路５０２iの一つの入力端はインバータ５０５i
によりAND回路５０４iの一つの入力端に結ばれ
る。
ゲート制御回路５００が消去、書込み、コント
ロール読出しおよび読出しに対して考えられる総
ての条件を実現することを次に説明する。一つの
マトリツクス行デコーダから出る選択線W1乃至
Wnによりそれぞれ一つの蓄積された語が選び出
される。以後この語をｉとし、それ以外のものは
選ばれないものとする。選ばれない語Wk（ｋ≠
ｉ）に対しては導線５０７kを通して“０”が
AND回路５０２kに伝えられるから、その出力端
には“０”が表われる。AND回路５０４kではイ
ンバータ５０５kのために導線５０８kに“１”が
表われる。全消去過程中OR回路５１４の入力端
５１６には“１”が送られ、その出力端から
“１”がAND回路５０４kの入力端５０９kに導か
れる。従つてAND回路５０４kの出力端から
“１”がOR回路５０３kに与えられ、その出力端
から“１”が送り出される。これによつてインバ
ータ５００k3とトランジスタ５００k1を通して分
圧器５５０が遮断され、トランジスタ５００k2を
通してゲート電圧UGkが接続点５１５に加えられ
る。消去パルスの継続中NOR回路５２３の入力
端５２１に“１”が送られるから、その出力端に
は“０”が表われる。これによつてトランジスタ
５２０が阻止され、ｋ行のゲート電圧UGkは接続
点５１５の電圧値をとる。抵抗５１０を無視する
とUGk≒UG≒25Vとなる。消去パルス休止期間で
はNOR回路５２３の両入力端に“０”が導かれ、
出力端から“１”が送り出される。従つてトラン
ジスタ５２０が導通し、ほぼ電圧UGkに等しい接
続点５１５の電圧はほぼOVとなる。
選ばれた語ｉに対しては導線５０７iが対応す
る行デコーダの選択線Wiを通して“１”を受け
る。AND回路５０２iの入力端５０６iはAND回
路５１１の出力端が全消去過程中常に“０”を送
り出し、又入力端５３１が書込み過程中だけ、
“１”を受けその他の時間には“０”を受けるた
め全消去過程中常に“０”を送り出す。従つて
AND回路５０２iの出力端はOR回路５０３iの入
力端に“０”を与える。入力端５０７iに導かれ
た“１”はインバータ５０５iにより“０”に変
えられて入力端５０８iに送られるから、AND回
路５０４iもOR回路５０３iの第二入力端に“０”
を送る。従つてOR回路５０３iの出力端は“０”
を送り出し、トランジスタ５００i2が阻止され、
５００i1はインバータ５００i3により開放される
から、ゲート電圧UGiが分圧器５５０に加えられ
る。この分圧器の出力端５５１には消去パルスの
継続中トランジスタ５６７が通電しているためほ
ぼ電圧OVが加えられ、これがゲート電圧UGiとな
る。消去パルス休止期間ではトランジスタ５６７
が阻止される。又トランジスタ５６６と５６５が
全消去過程中阻止されているから、分圧器の出力
端５５１には消去パルス休止期間トランジスタ５
６４を通して電圧UGLが導かれ、これが同時にゲ
ート電圧UGiとなる。電圧UGLが選ばれた語ｉに関
係するゲートに加えられていると、パルス休止期
間中に調整読出しが行われる。
全書込み過程中入力端５０７kには選択されな
い語の場合常に“０”が印加されるから、AND
回路５０２kもOR回路５０３kの入力端に“０”
を送り込む。しかしAND回路５０４kの入力端５
０８kにはインバータ５０５kにより常に“１”が
送り込まれ、入力端５０９kには書込みパルス休
止期間で同じく“１”が送り込まれるから、
AND回路５０４kは書込みパルス休止期間OR回
路５０３kの第二入力端に“１”を送り込む。す
なわち書込みパルス休止期間ではインバータ５１
２がAND回路５１３の入力端５３３に“１”を
与える。AND回路５１３の第二入力端５３２に
は全書込み過程中“１”が加えられているから、
AND回路５１３はOR回路５１４の入力端５１７
に“１”を導き、OR回路５１４の出力端とAND
回路５０４kの入力端５０９kに“１”が与えられ
る。書込みパルスではAND回路５０４kの入力端
５０９kに“０”が与えられるから、OR回路５０
３kの両入力端に“０”が表われ、OR回路５０３
ｋの出力端には書込みパルス間隔中“０”が表わ
れる。これによつて書込みパルス継続中は選択さ
れない語に関係するゲート導線がインバータ５０
０k3によりトランジスタ５００k1を通して分圧器
５５０に結ばれ、書込みパルス休止期間ではトラ
ンジスタ５００k2を通して接続点５１５に接続さ
れる。書込みパルス休止期間ではNOR回路５２
３の両入力端に“０”があつてその出力端から
“１”が送り出されるから、トランジスタ５２０
は導通する。選択されない語のゲート電圧UGkは
パルス休止期間中ほぼOVであり、書込みパルス
継続中はOR回路５０３kとインバータ５００k3の
出力端に“０”があるため、トランジスタ５００
ｋ１を通して分圧器５５０の出力端５５１に導かれ
る。出力端５５１には全書込み過程中通電してい
るトランジスタ５６６を通して比較的低い電圧
UGS即ち書込み過程中のコントロール読出し時の
ゲート電圧が表われる。分圧器５５０のトランジ
スタ５６４，５６５および５６７は全書込み過程
中阻止される。
選択された語ｉの場合には入力端５０７iに表
われる“１”がインバータ５０５iにより“０”
に変えられてAND回路５０４iの接続端５０８iに
導かれるから、AND回路５０４iは“０”をOR
回路５０３iに送り出す。AND回路５１１は入力
端５３１を通して全書込み過程中“１”を受取
る。
AND回路５１１は入力端５３０を通して書込
みパルスの継続中“１”を受取り、書込みパルス
休止期間では“０”を受取る。これによつて
AND回路５１１は書込みパルスの継続中“１”
を、書込みパルス休止期間中“０”をAND回路
５０２iの入力端５０６iに送る。AND回路５０２i
の入力端５０７iが選択された語として常に“１”
を受取つた後AND回路５０２iは書込みパルスの
継続中“１”を、書込みパルス休止期間では
“０”をOR回路５０３iの入力端に送り込む。こ
のOR回路の第二入力端は上記のように書込み時
間中常に“０”を示す。従つて書込みパルスの継
続中OR回路５０３iの出力端には“１”があり、
ゲート電圧UGiがトランジスタ５００i2を通して接
続点５１５に加えられる。書込みパルス継続中
NOR回路５２３の入力端５２２には“１”が導
かれるから、その出力端には“０”が表われトラ
ンジスタ５２０が阻止される。接続点５１５には
ゲート電圧UGiに対応する約25Vの電圧が印加さ
れる。書込みパルス休止期間中選択語ｉに関係す
るゲートは通電状態のトランジスタ５００i1を通
して分圧器５５０に接続され、その出力端５５１
には通電状態のトランジスタ５６６により書込み
過程中の調整読出しに際してのゲート電圧UGSが
印加される。その他のトランジスタ５６５，５６
４および５６７は書込みパルス休止期間中阻止さ
れる。
選択語ｉの読出し中AND回路５１１の入力端
５３０と５３１が常に“０”を示し、それに伴つ
てAND回路５１１の入力端が常に“０”を示す
から、AND回路５０２iの入力端５０６iも常に
“０”を示す。
従つてAND回路５０２iはOR回路５０３iに常
に“０”を導く。AND回路５０４iの入力端５０
８iは常にインバータ５０５iを通して“０”を受
取るから、その出力端から常に“０”がOR回路
５０３iに送られる。これにより全読出し過程中
OR回路５０３iの出力端は常に“０”を送り出
し、トランジスタ５００i2が常に阻止され、トラ
ンジスタ５００i1はインバータ５００i3のため通
電状態にあつて選択されたゲート導線を分圧器５
５０と結ぶ。分圧器５５０では読出し過程中トラ
ンジスタ５６７，５６４，５６６が遮断され、分
圧器の出力端にはゲート読出し電圧UGRが接続さ
れる。
選択されない語ｋの場合はAND回路５０４kの
入力端５０８kはインバータ５０５kにより“１”
が加えられ、その第二入力端５０９kにはやはり
“１”が導かれる。なぜなら、OR回路５１４の
出力端が入力端５１８の“１”のために“１”を
取るためである。これによりOR回路５０３kは選
択されない語に対しては常に“１”を出力端に示
し、分圧器５５０は対応するゲート導線から遮断
され、一方このゲート導線にはトランジスタ５０
０k2を通して接続点５１５の電圧が印加される。
NOR回路５２３の両入力端５２１および５２２
にそれぞれ“０”が導かれると、このNOR回路
の出力端には“１”が現われ、トランジスタ５２
０は導通する。従つて接続点５１５の電圧とそれ
に伴つて選択されないゲートの電圧が全読出し過
程中ほぼ“０”に対応する値（OV）となる。
分圧器５５０の抵抗５７１，５７２，５７３，
５７４は拡散抵抗又はエンハンスメント形の電界
効果トランジスタとしてもよく、又デブレーシヨ
ン形の電界効果トランジスタとすることも可能で
ある。抵抗５７１の抵抗５７２に接続されていな
い端子は接地される。抵抗５７４の抵抗５７３に
接続されていない端子は消去中の調整読出し時の
ゲート電圧よりも高い電圧の給電電源に結ばれて
いる。書込み−読出し窓と呼ばれている電圧差
UGS−UGLは使用されるメモリの種類に応じて選
定される。最も多く使用されているメモリ種類で
はこの窓は1V乃至6Vである。第４図に示す分圧
器は書込みおよび消去の双方においてのコントロ
ール読出し電圧と読出し電圧の間に充分な大きさ
の差を保証するから、書込まれないセルと書込ま
れたセルとを確実に区別することができる。相互
の電圧の相対的な位置関係はこの種の分圧器によ
り確実に保持される。一つの記憶装置内のメモリ
セルの書込みおよび消去特性の許容差に基く差異
は、読出しの信頼性に影響することなく書込み過
程又は消去過程の長さに関係するだけである。電
気的な窓UGS−UGLの幅は分圧器５５０を使用す
ることにより“０”と“１”が読出し電圧の点で
極めて精確に決定されているから、比較的狭くす
ることができる。これによつてプログラミング
（書込）中の電圧を低くするかあるいはプログラ
ム組替え（書換え）を特別に迅速に行うことがで
きる。更に分圧器５５０を使用することにより上
記の電気的な窓を使用されたメモリセルの所望の
しきい値電圧範囲内に移すことができる。
第４図にはチヤネルインジエクシヨンにより充
電され、制御ゲートと拡散領域との間の強い電界
によつて放電するスプリツト・ゲート・メモリセ
ルに対するソース−ドレン制御回路２００も右上
方に示されている。その中ドレン制御回路２２０
のｉ番目の列（ｉ＝１、…、ｎ）に対する部分
は、トランジスタ２１０iとそれに並列に接続さ
れたトランジスタ２０９iによつて構成されてい
る。トランジスタ２１０iは常に通電状態にあつ
て、読出しとコントロール読出しには充分である
が一つのセルのプログラミング（書込）には不足
する小電流が流れる。AND回路２０８iはその出
力端２１１iによりトランジスタ２０９iのゲート
を制御し、トランジスタ２０９iはｉ番目の列
（DEi）にデータが送られて入力端２１３iに“１”
が表われ、書込みパルスがそれに続いて“１”が
入力端２１２に導かれるとき、対応セルにプログ
ラミング（書込）電流を供給する。ｉ番目の列の
ドレン電圧はトランジスタ２０９iの抵抗を無視
すればUDi≒UD≒17Vとなる。その他の可能なメ
モリ過程例えば書込みパルス休止期間中、全消去
時間中および読出し時間中にはトランジスタ２０
９iは電流を流すことなく、ｉ番目の列のドレン
導線にプログラミング（書込）電流が流れること
はない。
スプリツト・ゲート・メモリセルのソース制御
回路２５０は総てのソース導線に共通である。こ
の回路は抵抗２５６で構成され、その一つの接続
端はトランジスタ２５８のドレンに接続され、ト
ランジスタ２５８のソース接続端子２６１は地電
位におかれ、抵抗２５６の接続端２５５は25乃至
40Vの電位USSに接続される。トランジスタ２５
８のゲートはインバータ２５９を通して消去パル
ス時間TL中制御されて消去パルスを阻止する。
ソース電圧USが取出される接続点２５７の電圧
は、トランジスタ２５８が阻止状態にあるとき
US≒USS＝25〜40Vである。この比較的高い正の
ソース電圧は第４図に示されているメモリセルの
場合消去パルスの継続中だけ必要となる。第４図
に示したスプリツト・ゲート・メモリセルの場合
消去パルス中高い正電圧がソースに印加され、制
御ゲートの電圧はその間OVとなる。消去パルス
の維持する時間外ではトランジスタ２５８が導通
し、点２５７の電位従つてソース電圧USはほぼ
OVとなる。
制御ゲートと拡散領域の間に高い電圧を印加す
ることによつて充電と放電が行われるメモリセル
から構成された実施例に対するソースおよびドレ
ン制御回路を第５図に示す。ゲートの制御は第４
図のゲート制御と同様に実施される。
ドレン電圧UDiｉ＝１、…、ｎ）は常に導通状
態にあるトランジスタ２７０iを通して給電電源
VDDから導かれる。
上記の実施例ではチヤネル領域とゲートの間で
ソース接続端子を通して消去とプログラミング
（書込）が実施されるため、ソース制御回路がそ
れに対応して複雑となる。消去過程ではTS＝０
であり、ｉ列のソース制御回路部分ではAND回
路２８５iの入力端２８６iに“０”が導かれる。
従つてAND回路２８５iの出力端と同時にNOR
回路２８１iの入力端２８４iが“０”となる。第
二の入力端２８３iは消去パルス継続中“１”で
ありその他の時間では“０”となるから、消去パ
ルス時間TL中NOR回路２８１iの出力端２８２iに
は“０”があり、トランジスタ２７１iはこの間
阻止され、消去パルス休止期間で導通状態とな
る。従つて消去パルス時間TLの間中点２９０の
電圧は抵抗２７７iを通してソース導線にソース
電圧USiとして接続される。TS＝０となつたとき
トランジスタ２７２が阻止され、同時にTL＝０
となるからトランジスタ２７３も阻止される。こ
れにより接続点２９０の電圧はUp＝20〜40Vと
なる。消去パルス休止期間ではトランジスタ２７
１iが導通状態にあつて、電圧USiはほぼOVとな
る。
書込み過程に際しては選択された語に関係する
セルを含むｉ列に対して書込み状態が成立し、 TS＝１、DEi＝１ となる。インバータ２８９iを通してAND回路２
８５iの入力端２８７iに“０”が表われ、その出
力端２８４iからNOR回路２８１iの一つの入力端
に“０”が送られる。第二の入力端２８３iにも
TL＝０であるため“０”が送り込まれる。NOR
回路２８１iの出力端２８２iは“１”を送り出し、
トランジスタ２７１iを書込みパルス時間TSの間
導通状態とする。従つて書込みが行われるセルを
含む列のソース電圧USiはほぼ0Vとなる。
書込みパルス休止期間においてもAND回路２
８５iの両入力端に“０”があるためトランジス
タ２７１iは通電し、２８５iの出力信号が変化せ
ず、USi≒0Vである。
選択されたセルに情報が書き込まれない列ｋで
はDEk＝０となる。インバータ２８９kのために、
入力端２８７kには常に“１”があり、AND回路
２８５kの第二入力端２８６kには書込みパルス時
間中同じく“１”がある。その他の時間では
“０”が導かれる。従つて書込みパルス時間中
OR回路２８１kの入力端２８４kには“１”があ
り、その他の時間では“０”となる。全書込み過
程中TL＝０であるから、OR回路２８１kの第二
入力端２８３kには書込み過程中常に“０”が導
かれる。従つて書込み過程においてNOR回路２
８１kの出力端２８２kには書込みパルス休止期間
中“１”が表われ、トランジスタ２７１kが導通
しソース電圧USKは0Vとなる。書込みパルス時間
中はNOR回路２８１kは出力端２８２kから“０”
を送り出し、トランジスタ２７１kは阻止される。
この場合ソース電圧USkは抵抗２７７kを通して接
続点２９０の電位におかれる。書込みパルス時間
即ちTS≠０の間トランジスタ２７２が通電し、
トランジスタ２７３は中間のNOR回路２７６の
ため阻止される。抵抗２７４と２７５は等大であ
るから点２９０の電位はUp≒20〜40Vの1/2であ
る。従つて情報の書込みがないセルを含む列ｋの
ソース電圧USkは抵抗２７７kの電圧降下を無視し
て書込みパルス時間中USk≒Up／２である。
読出し過程の継続中データ入力は０であり、イ
ンバータ２８９i（ｉ＝１、…、ｎ）を通して
“１”がAND回路２８５iの入力端２８７iに送ら
れ、TS＝０により“０”がその入力端２８６iに
送られるから、この回路の出力端から“０”が入
力端２８４iに送られる。同時に消去されないた
めNOR回路２８１iの第二入力端２８３iにも
“０”が送られ、その出力端２８２iから“１”が
トランジスタ２７１iのゲートに導かれる。従つ
てトランジスタ２７１iを導通し、ソース電圧USi
は読出し過程中ほぼ0Vとなる。
ビツト単位で接続されるドレン線は通電状態の
トランジスタ２７０i（ｉ＝１、…、ｎ）を通し
総て等しい電位VDDにおかれる。
第４図、第５図に示したゲート、ソースおよび
ドレン制御回路が対応する消去、書込み又は読出
し条件を設定することを次に説明する。第４図と
第５図に示した二種類のセルにおいて消去はソー
スに高い正の電圧が印加され、ゲートに電圧0V
が印加されたときに行われる。消去パルス持続時
間中第４図の回路では25乃至40Vの電圧USSがビ
ツト単位で接続されるソース導線に加えられる。
第５図の回路ではビツト単位で接続されるソース
導線にUp＝20〜40Vに近い電圧USi（ｉ＝１、…、
ｎ）が印加され、選択された語に関係するゲート
導線には消去パルス持続時間中UGi≒0Vが印加さ
れるのに対し、選択されない語に関係するゲート
導線には高い正電圧UGk≒25Vが印加される。こ
れにより選択された語だけが消去パルス時間中に
消去され、隣接語には影響を受けない。消去パル
ス休止期間では第４図および第５図の総てのソー
ス導線がほぼ0Vに置かれる（USi≒0V）。選択語
のゲート導線には比較的低い正の読出し電圧UGL
が印加されるが、この電圧は情報が書込まれるこ
とのないような小さい値に選ばれている。選択さ
れない語のゲート導線はほぼ０電位に置かれる
（UGk≒０）。これにより選択された語は消去パル
ス時間中に消去され、隣接語に影響を与えること
はない。
書込みパルス時間中選択語のゲート導線には高
い正の電圧例えば25Vが印加され、非選択語のゲ
ート導線はほぼ0Vに置かれる。
第４図のセルの場合書込みが行われるセルを含
む列に同時にセルのプログラミング（書込）に充
分な高いチヤネル電流が流れるのに対し、情報を
受けないセルを含む列には読出し電流とはなるが
セルの充電には充分でない小さなチヤネル電流だ
けが流れる。選択されない隣接語には非選択語の
ゲート電圧UGkが同時に0Vとなるため高いチヤネ
ル電流のビツトでも書込まれない。書込みパルス
時間中非選択語のゲート電圧はほぼ0Vであるの
に対して、選択語のゲート電圧は低い正のコント
ロール読出し電圧UGSとなる。書込みパルス休止
期間中も高いチヤネル電流が遮断され、読出し又
はコントロール読出しは可能であるが情報の書込
みには充分でない小さいチヤネル電流だけが流れ
る。非選択語のゲート電圧に対して選択語のゲー
ト電圧が同時に異つた値をとるため、選択語のセ
ルだけが実際に読み出される。
第５図の記憶装置のメモリセルは制御ゲートと
拡散領域例えばソースとの間に高い電圧を印加す
ることによつて充電される。一つの書込みパルス
の間選択された語に対応するゲート導線には25乃
至40Vの高い電圧が加えられ、選択された語に対
応するゲート導線には情報の書込みには不充分で
例えば書込み過程中のコントロール読出し電圧
UGLに対応する低い正電圧が加わる。同時に情報
を入れるセルを含む列にはほぼ0Vの電圧がソー
スに加えられ、書き込まれるセルが接続されてい
ない総てのソース導線は正電圧1/2Upに接続され
る。選択語と非選択語の間のゲート電圧の差は選
択されたセルに情報が書き込まれ、同じビツトに
属する隣接セルに何等の情報も書き込まれないこ
とを確実にする。情報の書込みがないビツトの場
合ゲートとソースの間の電位勾配は情報の書込み
に対しては不充分で電位差が例えば1/2Upとなる
ように選定される。これによりソース導線に1/2
Upが加えられた一つのビツトの総てのセルには
確実に情報が書き込まれない。
書込みパルス休止期間では選択されたゲートに
書込み中の調整読出し電圧UGSに対応する小さい
正の電圧が印加され、総ての隣接ゲート導線はほ
ぼ0Vの電位に置かれる。総てのソース導線は同
時に0V電圧にあつて、ソースとドレン間には僅
かな読出し電流が流れる。これによつて確実に選
択された語のセルだけでコントロール読出しが行
われる。
読出しに際しては選択語のゲートに読出し電圧
UGRが加わり、非選択語のゲート電圧は読出し中
0Vである。
制御ゲートと一つの拡散領域例えばソースとの
間の高い電界により充電と放電を行なうメモリセ
ルに対しては第５図に示したようなソース制御回
路を使用し、それによつて非選択セルの制御ゲー
トとソース間の電位差を選択セルの書込みに際し
て制御ゲートとソース間に加えられる電位差の1/
３とすることができる。第５図に示したソース制
御回路のこのような変更は抵抗２７４と２７５の
適当な大きさと接続によつて実現される。ただし
同時にゲート制御回路の素子５２０と５１０を変
更することが必要である。
この発明による記憶装置はテレビジヨン装置の
同調メモリ、電話交換設備の番号メモリの外小型
電子計算機のプログラムメモリとして使用するこ
とができる。
【図面の簡単な説明】
第１図はこの発明の一つの実施例のブロツク接
続図、第２図は消去−書込み−コントロール読出
しおよび読出しパルスの時間経過図、第３図と第
３ａ図はこの発明のメモリに対する評価ロジツク
の接続図、第４図はチヤネル注入によつて充電さ
れるセルで構成されたこの発明によるメモリのゲ
ートとソースとドレンに対する制御回路の接続
図、第５図はゲートと拡散領域の間の強い電界に
よつて充・放電されるセルで構成されたこの発明
によるセルのソースおよびドレン制御回路の接続
図である。第１図において１００はメモリセルマ
トリツクス、２００はソース・ドレン制御回路、
３００は制御回路２００に必要なパルスを供給す
るパルス発生部、４００は評価ロジツク、５００
はゲート制御回路である。

Claims (1)

  1. 【特許請求の範囲】 １ マトリツクス配置のメモリセルを備えた語単
    位で動作する電気的にプログラム組替え可能な不
    揮発性メモリにおいて、 (a) メモリセルマトリツクスに一つの制御回路が
    組合わせて接続され、それによつてマトリツク
    ス行のそれぞれに可変の消去時間と書込み時間
    が予め定められ、消去又は書込みが行われるマ
    トリツクス行中の一つ又は複数の消去又は書込
    み状態はこの行の消去又は書込み時間中に制御
    され、 (b) その際一つのマトリツクス行の消去時間を可
    変とし消去する行の一つ又は複数のメモリセル
    の消去状態を制御するため、メモリセルに印加
    される消去電圧を一連の時間的に継起する各個
    のパルスに分割し、各パルス休止期間にコント
    ロール読出し過程を挿入し、その際マトリツク
    ス行の消去時間は、コントロール読出しが行わ
    れた総てのマトリツクスセルのしきい値電圧｜
    UT｜が使用されたメモリセルの予め与えられ
    たしきい値電圧｜UGL｜に等しいかそれより小
    さいとき終了し、 (c) マトリツクス行の書込み時間を可変にするこ
    とを可能にしプログラミングされるべきマトリ
    ツクス行の一つ又は複数のメモリセルのプログ
    ラミング状態を制御するため、メモリセルに印
    加されるプログラミング電圧を一連の時間的に
    継起する各個のパルスに分割し、各パルス休止
    期間にそれぞれコントロール読出し過程を挿入
    し、その際マトリツクス行の書込み時間はコン
    トロール読出しが行われた総てのメモリセルの
    しきい値電圧｜UT｜が使用されたメモリセル
    の予め与えられたしきい値電圧｜UGS｜に等し
    いかそれより大きいとき終了し、 (d) 消去時間中にしきい値電圧｜UGL｜において
    行われるコントロール読出し過程の途中で消去
    状態がドレン電圧の絶対値｜UD｜の下降によ
    つて示され、書込み時間中にしきい値電圧｜
    UGS｜を印加して行われるコントロール読出し
    過程の途中でプログラミング状態がドレン電圧
    の絶対値｜UD｜の上昇によつて示され、 (e) このドレン電圧は、所属のマトリツクス行に
    印加されている書込み電圧ないし消去電圧の遮
    断に使用され、 (f) そのために制御回路はメモリのメモリセルに
    対するゲート制御回路およびソース・ドレン制
    御回路を含み、これらの制御回路は評価ロジツ
    クにより制御されるパルス回路を有する制御回
    路により制御され、該評価ロジツクはメモリセ
    ルと結合された少なくとも１つの入力を含み、
    該入力は消去ないし書込み期間中制御されるそ
    れぞれ１つのアンド回路と結合され、該アンド
    回路を消去ないし書込み過程の終了を定める、 ことを特徴とする不揮発性メモリ。
JP8254179A 1978-06-30 1979-06-29 Nonnvolatile memory Granted JPS558696A (en)

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