JPH01239483A - ファンクション試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＬＳＩ回路（大規模集積回路）の内部の回路構成が所定
の機能を達成することを試験するファンクション試験方
式に関し、 ＬＳＩの各入出力ピンの試験タイミングを割りつけたフ
ァンクション試験を行うことにより従来抽出できなかっ
たデイレイネ良を摘出するファンクション試験方式を提
供することを目的とし、ＬＳＩのファンクション試験方
式において、入・出力ピンのそれぞれのＬＳＩ回路中の
フリップフロップ回路、ゲート回路を介する信号の遅延
時間を判別するための基準時間と計算規則からなる分析
基準データと、ＬＳＩ回路の構成データとに基づいて各
入力ピンと出力ピンの遅延時間を判別して各人・出力ピ
ンの試験タイミングを遅延時間分析部で判別し、判別さ
れた試験タイミングからタイミング別にグループ化した
ピン情報のテーブルを分類部で作成し、ファンクション
試験機に前記テーブルのデータを供給して被試験ＬＳＩ
に対して、タイミンググループ毎に順次ファンクション
試験を行うことにより固定障害と遅延不良を検出するよ
う構成する。

［産業上の利用分野］ 本発明はＬＳＩ回路（大規模集積回路）の内部の回路構
成が所定の機能を達成することを試験するファンクショ
ン試験方式に関する。

従来、ＬＳＩ回路の障害を検出するためにファンクショ
ン試験が行われていたが、その試験では固定障害検出を
目的としていたため、固定障害または極端な遅延時間増
加パス（オーバーデイレイ）を摘出することができたが
、規格値より少し遅延時間の大きいパスについては摘出
することは不可能であった。また、各パスの遅延時間に
ついては、デイレイ試験（Ｄｅｌａｙ　Ｔｅ５ｔ）によ
り別項目で行っているがＬＳＩの大規模化に伴って試験
をするための装置や処理内容が複雑化する等の事情があ
り、単純な試験方式の実現が望まれている。

［従来の技術］ 従来のＬＳＩのファンクション試験は、ＬＳＩの論理機
能を検証するために、回路に加える入カバターンと、結
果として回路から出力される出カバターンからＬＳＩの
良否を決定する。

その場合、テストパターンの発生法としては、予めオフ
ラインで作成されたテストパターンを試験を実行する前
にＬＳＩ試験機のバッファメモリにロードして試験を行
う方法、パターン発生器によって実時間でテストパター
ンを発生しながら論理機能試験を行う方法がある。

これらのテストパターンは、通常の標準的な試験機では
同一のタイミングにより、ＬＳＩに供給され、その結果
の出カバターンを検出して所望の機能を実行したかどう
か、さらに障害がある場合はどの個所であるかを出カバ
ターンにより判別できる。またこの場合、回路内部にお
ける遅延時間が極端に遅い場合も障害として検出できる
。

すなわち、通常のファンクション試験では、入カバター
ンをＬＳＩに入力して、出力が得られるまでの時間につ
いてはある程度の時間的な余裕度（マージ）を設けてあ
り、規格値より少し遅延時間が大きい場合は障害として
検出できない。

これに対処する方法としては、試験機のｍ能として各パ
スについて遅延時間を測定するデイレイ試験の機能を持
たせることである。

ところが、このデイレイ試験は、試験の対象となるパス
毎にパスを活性化することが必要である。

すなわち、第４図に示す回路の場合、入力Ａ、Ｂ、Ｃ，
Ｄを有する論理回路において、入力ピンＡについてのパ
スを活性化する場合、Ｂ＝“ｌ”、Ｃ＝“０”に設定し
ておくと出力Ｅは１１”の状態になる。この状態の時、
入力ピンＡを１１′にすると、活性化したパスの状態が
変化して出力Ｅは“Ｏ”となり、この状態変化があられ
れるタイミングを測定することによりデイレイ試験を実
現するものである。

［発明が解決しようとする課題］ 上記したようにファンクション試験方式によっては規格
値より若干遅延時間が大きい（デイレイネ良）パスを摘
出することができないので、別項目として上記のデイレ
イ試験を行うとしても、最近のＬＳＩの集積度の向上に
より、次のような問題が生じている。

■、デイレイ試験はパス毎のテスト時間が長くかかり、
またパスの増加により１つのＬＳＩを試験するのに膨大
な時間を要する。

■、集積度の向上により各パスに関係する入力が複雑に
関係してパス活性化が非常に困難になった。

本発明はＬＳＩの各入出力ピンの試験タイミングを割り
つけたファンクション試験を行うことにより従来抽出で
きなかったデイレイネ良を摘出するファンクション試験
方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理的構成図である。

第１図の１０はＬＳＩの回路構成データを格納したファ
イル、１１は分析基準データ、１２は入・出力ビンの遅
延時間分析部、１３は判別された試験タイミングからタ
イミング別にグループ化したビン情報のテーブル１３１
を作成する分類部、１４はタイミンググループ単位試験
制御部を含むファンクション試験装置、１５は被試験Ｌ
ＳＩを表す。

本発明はＬＳＩの回路データから各人・出ピンについて
の遅延時間を分析して求め、得られた入力ビンと出力ピ
ンのそれぞれの遅延時間に基づいて、タイミング別にビ
ンをグループ化し、そのタイミンググループ毎に一括し
てファンクション試験を行うことにより実質的にデイレ
イ試験を可能にするものである。

［作用］ 入・出力ビン遅延時間分析部１２において、ファイル１
０からのＬＳＩの構成データ（回路設計用データ）に基
づいて、分析基準データ１１に規定された基準に従って
各人・出力ピンの遅延時間を分析して算出する。

その際、入力ビンについては各入力ビンの端子からフリ
ップフロップ回路、またはゲート塩の遅延時間をそれぞ
れの規格値、ゲートの段数に対応する遅延量等により計
算してそれぞれの遅延時間を求める。また、出力ピンに
ついても、入力ピンから出力ピンまでの経路の遅延時間
を回路の設計データに基づいて計算し、複数の経路があ
る場合はその中の最大の遅延時間をその出力ピンの遅延
時間として選択して、決定する。

これらの分析の結果得られた各ビンの遅延時間は、次の
分類部１３において、入力ピンと出力ピンのそれぞれに
ついて、所定のタイミング時間（ファンクション試験装
置が備える複数種類のタイミング信号のそれぞれの時間
に対応する）で分けられた複数のタイミンググループに
分類されて、テーブル１３１に格納される。

このテーブル１３１のデータはファンクション試験装置
１４に試験データとして人力され、試験の対象である被
試験ＬＳ　Ｉ　１５のファンクション試験を実行する時
に、テーブルのタイミンググループ毎にまとめて試験を
行い、それぞれのタイミング信号によりパターンデータ
を供給して、出力データを検出するものである。

その場合、正常な結果（予めそれぞれの回路が正常な場
合に得られる結果データとして予定されているものと一
致した時）が得られるのは、論理回路に固定障害がなく
、しかも関係するパスの遅延時間が規格により定まる時
間内の場合であり、固定障害が発生したり、遅延時間が
規格値より大きい場合は異常を表す結果が得られ、障害
を表示する出力を発生する。

［実施例］ 第２図に本発明の実施例の構成図を示す。

第２図において、２０はＬＳＩの回路設計データを格納
したファイル装置、２１は入力ビンと、出力ピンの基準
時間と遅延時間の定義、２２は時間分析を行う処理装置
、２３は処理装置２２により得られた各ビンの遅延時間
により各入力ビンと出力ピンを対応するタイミンググル
ープに割りつけて得られたテーブルを格納する記憶装置
、２４はファンクション試験装置、２５は被試験ＬＳＩ
を表す。

この実施例の構成により被試験ＬＳＩ２５のデイレイテ
ストの機能を含むファンクション試験を行う場合、初め
の段階として処理装置２２において各人・出力ピンから
回路内部のゲート出力、フリップフロップ回路の出力を
得るまでの遅延時間を、ファイル装置２０に格納された
回路構成の設計データに基づいて取り出す。その場合に
遅延時間を決める基準となる時間や、遅延時間を算出す
る計算式等を定義するデータ２１が入力され、使用され
る。

本実施例では、入力ピンと出力ピンのそれぞれに対して
、次のイ、口のように基準時間と遅延時間の計算式を定
めて試験タイミングを決定し、具体的な回路例を第３図
に示す。

イ、入力ピンについては、 ■クロックビンの場合は、基準時間をクロックに固定す
る。

■クロックピン以外のピンの場合、 フリップフロップ回路（以下、単にＦＦ回路という）に
入力されない入力ピンの試験タイミングは第３図（１）
のａ、に示すようにクロックピンと同じとし、クロック
に固定する。

ＦＦ回路に入力するピンは、着目人力ピンからフリップ
フロップ回路（以下、ＦＦ回路という）のデータ入力（
ＤＡＴＡ）までの遅延時間（Ｔｄａｔａ）と、そのＦＦ
回路のクロック人力ピンからクロック入力までの遅延時
間（ＴＣｌｋ）までの遅延時間の差をその着目ピンの遅
延時間（試験タイミング）とする、この場合、着目入力
ピンに多数ＯＦＦ回路が接続されている場合には、求め
られた試験タイミングの最大値を着目入力ピンの試験タ
イミングとする。この例は第３図（１）のす、に示され
、ＦＦＩとＦＦ２の２つの遅延時間の内大きい方をその
入力ピンの遅延時間とする。

口、出力ビンについては、 ■、ＦＦ回路を経由した出力ピンの場合は、着目出力ピ
ンＯＦＦ回路からの遅延時間（Ｔｏｕｔ〉とそＯＦＦ回
路の入力ピンからクロック入力までの遅延時間（Ｔｃｌ
ｋ）を合わせた時間を試験タイミングとする。この場合
、着目出力ピンに多数のＦＦ回路が接続されている時は
、求められた試験タイミングの最大値を着目出力ピンの
試験タイミングとする。

■、ＦＦ回路を経由せずに入力から出力に直接出力され
るパスの遅延時間は入力〜出力の遅延時間の合計とする
。

この出力ピンの例として、第３図の（２）の回路を示す
。この出力ピンＯＵＴは遅延時間として２つのＦＦ回路
のＦＦＩとＦＦ２の出力が接続されるとともにゲートＧ
ＡＴＥ　Ｌを介する接続があり、それら３つの接続路の
遅延時間（図に示すＦＦ１、ＦＦ２、ＧＡＴＥ　１の各
式により得られる値）のうち最大のものを選択して試験
タイミングとする。なお、ＧＡＴＥ　１の式中で、５ｅ
ｔｕｐ（ＤＡＴＡ）はこのゲート回路の立ち上がりに要
する時間（規格値）を表す。

上記のような基準を設定して処理装置において各人・出
力ピンについて回路に応じた遅延時間を分析し、得られ
た遅延時間は、第２図の記憶装置２３に設けられたテー
ブルのタイミンググループの何れかに割りふられて、そ
のピン情報が格納される。

こうして、各人・出力ピンの試験タイミングがタイミン
グ別テーブル２３１と２３２に得られると、次にこの情
報をファンクション試験装置２４に供給する。ファンク
ション試験装置２４はプログラムによりファンクション
試験を行う装置で、プログラムによりテスト装置の各部
を制御する制御部２４１、試験に使用するクロックとタ
イミングを発生するクロックタイミング発生部２４２、
ファンクション試験で用いるテストパターンを発生する
パターン発生部２４３、被試験ＬＳＩ２５にテストパタ
ーン入力した時に出力された信号を予め設定された論理
信号と比較して良否を判定する出力を発生する判定部２
４４および被試験ＬＳ１２５とのインタフェイス部であ
るピンエレクトロニクス２４５等より構成される。

このファンクション試験装置２４において、記憶装置２
３から供給されるタイミング別テーブルの各グループ毎
に一括してタイミングに基づく試験を行う。

入力ピンの場合の試験では、ＦＦ回路の出力を取り出し
て予め決められたパターンが得られたかどうかを判定す
る。また、出力ピンの場合は予め決められたパターンが
所定のタイミングのストローブ（抽出信号）により検出
できるかどうかを判別することにより、当該ピンに関係
する回路の固定障害と遅延時間が規格値より大きいこと
が検出できる。

［発明の効果コ 本発明によれば、従来のファンクション試験の機能を有
する試験機によりパスの活性化のための装置を用いずに
しかも多大な時間を要することなく実質的にデイレイ試
験を実行することができ・大規模のＬＳＩのファンクシ
ョン試験をグループ別にまとめて試験を行うことにより
試験時間が短縮化することができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の実施
例の構成図、第３図は入・出力ピンの遅延時間の判別基
準説明図、第４図はパス活性化の説明図である。 第１図中、 １０：回路構成データを格納したファイル１１：分析基
準データ １２：人・出力ピンの遅延時間分析部 １３：分類部 １４：ファンクション試験装置！ １５：被試験ＬＳＩ

Claims (1)

1. 【特許請求の範囲】 ＬＳＩのファンクション試験方式において、入・出力ピ
   ンのそれぞれのＬＳＩ回路中のフリップフロップ回路、
   ゲート回路を介する信号の遅延時間を判別するための基
   準時間と計算規則からなる分析基準データ（１１）と、
   ＬＳＩ回路の構成データ（１０）とに基づいて各入力ピ
   ンと出力ピンの遅延時間を判別して各入・出力ピンの試
   験タイミングを遅延時間分析部（１２）で判別し、 判別された試験タイミングからタイミング別にグループ
   化したピン情報のテーブル（１３１）を分類部（１３）
   で作成し、 ファンクション試験機（１４）に前記テーブル（１３１
   ）のデータを供給して被試験ＬＳＩ（１５）に対して、
   タイミンググループ毎に順次ファンクション試験を行う
   ことにより固定障害と遅延不良を検出することを特徴と
   するファンクション試験方式。