JPH01241913A - レーシング防止回路 - Google Patents
レーシング防止回路Info
- Publication number
- JPH01241913A JPH01241913A JP63068767A JP6876788A JPH01241913A JP H01241913 A JPH01241913 A JP H01241913A JP 63068767 A JP63068767 A JP 63068767A JP 6876788 A JP6876788 A JP 6876788A JP H01241913 A JPH01241913 A JP H01241913A
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- JP
- Japan
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- latch
- clock
- output
- racing
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロックにより動作するラッチのレーシングを防止する
レーシング防止回路に関し、 受はラッチの前に反転させたクロックパルスあるいはチ
ョップクロック幅よりも広い幅のクロックパルスを用い
て一種のスレーブラッチを配置することにより、受はラ
ッチにおけるレーシングを防止することを目的とし、 供給されたクロックをチョップして生成したパルス幅の
小さいチョップクロックにより、データを取り込んで保
持し、出力するラッチと、このラッチへ入力するための
データを、上記供給されたクロックあるいは上記チョッ
プクロック幅よりも広いクロックによって上記チョップ
クロックと逆相で取り込んで保持し、ラッチへ出力する
ラッチとを備え、このラッチの出力を直接あるいは他の
回路を介して上記ラッチに入力し、当該ラッチにおける
レーシングを防止するように構成する。
レーシング防止回路に関し、 受はラッチの前に反転させたクロックパルスあるいはチ
ョップクロック幅よりも広い幅のクロックパルスを用い
て一種のスレーブラッチを配置することにより、受はラ
ッチにおけるレーシングを防止することを目的とし、 供給されたクロックをチョップして生成したパルス幅の
小さいチョップクロックにより、データを取り込んで保
持し、出力するラッチと、このラッチへ入力するための
データを、上記供給されたクロックあるいは上記チョッ
プクロック幅よりも広いクロックによって上記チョップ
クロックと逆相で取り込んで保持し、ラッチへ出力する
ラッチとを備え、このラッチの出力を直接あるいは他の
回路を介して上記ラッチに入力し、当該ラッチにおける
レーシングを防止するように構成する。
本発明は、クロックにより動作するラッチのレーシング
を防止するレーシング防止回路に関するものである。
を防止するレーシング防止回路に関するものである。
ラッチ（ラッチ回路）は、計算機システムを始めとする
各種ＩＣＸＬＳＩチップ、その他に使用されている。こ
のラッチにおけるレーシングは、ラッチ間の遅延時間が
当該ラッチを動作させるクロックのパルス幅に比べて短
いために発生する一種の誤動作である。例えば第４図（
イ）回路において、ラッチＡとラッチＢとの間は、第４
図（ロ）Ａ、Ｂに示すように、１サイクルずれてデータ
が順次伝播されている。しかし、ラッチＣとラッチＤと
の間は、第４図（ロ）Ｃ，Ｄに示すように、■サイクル
の間にデータがラッチＣからラッチＤに伝播してしまい
、いわゆるレーシングをおこし、システムの誤動作を発
生させてしまう。このレーシングを防止する対策は、従
来、（１１第４図（イ）ラッチＡとラッチＢとの間に示
すように、遅延させるためのゲートを追加する。（２）
送り側のラッチをマスタスレーブラッチとするなどがあ
る。
各種ＩＣＸＬＳＩチップ、その他に使用されている。こ
のラッチにおけるレーシングは、ラッチ間の遅延時間が
当該ラッチを動作させるクロックのパルス幅に比べて短
いために発生する一種の誤動作である。例えば第４図（
イ）回路において、ラッチＡとラッチＢとの間は、第４
図（ロ）Ａ、Ｂに示すように、１サイクルずれてデータ
が順次伝播されている。しかし、ラッチＣとラッチＤと
の間は、第４図（ロ）Ｃ，Ｄに示すように、■サイクル
の間にデータがラッチＣからラッチＤに伝播してしまい
、いわゆるレーシングをおこし、システムの誤動作を発
生させてしまう。このレーシングを防止する対策は、従
来、（１１第４図（イ）ラッチＡとラッチＢとの間に示
すように、遅延させるためのゲートを追加する。（２）
送り側のラッチをマスタスレーブラッチとするなどがあ
る。
（１）は、むだなゲート増を伴うためのデメリットが大
であるという問題点があった。
であるという問題点があった。
（２）は、スレーブラ・フチ１個の追加であるため、効
果は大きいが完全にレーシングを防止することが難しい
という問題点があった。例えば第５図（イ）に示すよう
に、送りラッチ２１、スレーブラッチ２２、受はラッチ
２３を接続し、夫々のラッチへのクロックの位相を逆相
にすることにより、動作のタイミングをずらし、送りラ
ッチ２１と受はラッチ２３との間のレーシングを防止す
ることが考えられる。しかし、特に第５図（ロ）に示す
ように、受はラッチ２３へのクロック供給の配線が長く
なった場合、共通の一クロックを用いて送りラッチ２１
、スレーブラッチ２２、および受はラッチ２３−１ない
し２３−ｎを駆動すると、スレーブラッチ２２へ供給さ
れたクロックの後縁よりも、受はラッチ２３へ供給され
たクロックの後縁が遅くなった場合には、スレーブラッ
チを通過したデータが受はラッチ２３−１ないし２３−
ｎに取り込まれてしまうことがあり、完全にレーシング
を防止し得ないという問題点がある。
果は大きいが完全にレーシングを防止することが難しい
という問題点があった。例えば第５図（イ）に示すよう
に、送りラッチ２１、スレーブラッチ２２、受はラッチ
２３を接続し、夫々のラッチへのクロックの位相を逆相
にすることにより、動作のタイミングをずらし、送りラ
ッチ２１と受はラッチ２３との間のレーシングを防止す
ることが考えられる。しかし、特に第５図（ロ）に示す
ように、受はラッチ２３へのクロック供給の配線が長く
なった場合、共通の一クロックを用いて送りラッチ２１
、スレーブラッチ２２、および受はラッチ２３−１ない
し２３−ｎを駆動すると、スレーブラッチ２２へ供給さ
れたクロックの後縁よりも、受はラッチ２３へ供給され
たクロックの後縁が遅くなった場合には、スレーブラッ
チを通過したデータが受はラッチ２３−１ないし２３−
ｎに取り込まれてしまうことがあり、完全にレーシング
を防止し得ないという問題点がある。
本発明は、受はラッチの前に反転させたクロックパルス
あるいはチョップクロック幅よりも広い幅のクロックパ
ルスを用いて一種のスレーブラッチを配置することによ
り、受はラッチにおけるレーシングを防止することを目
的としている。
あるいはチョップクロック幅よりも広い幅のクロックパ
ルスを用いて一種のスレーブラッチを配置することによ
り、受はラッチにおけるレーシングを防止することを目
的としている。
第１図は本発明の原理ブロック図を示す。
第１図において、ラッチ（受はラッチ）１は、供給され
たクロックをチョップして生成したパルス幅の小さいチ
ョップクロックにより、データを取り込んで保持し、出
力するものである。
たクロックをチョップして生成したパルス幅の小さいチ
ョップクロックにより、データを取り込んで保持し、出
力するものである。
ラッチ（スレーブラッチ）２は、クロックあるいは上記
チョップクロック幅よりも広いクロックによって上記チ
ョップクロックと逆相でデータを取り込んで保持し、ラ
ッチ］へ出力するものである。
チョップクロック幅よりも広いクロックによって上記チ
ョップクロックと逆相でデータを取り込んで保持し、ラ
ッチ］へ出力するものである。
クロックチョッパ３は、クロックからパルス幅の狭いチ
ョップクロックを生成するものである。
ョップクロックを生成するものである。
インバータ３−１は、−クロックを反転してラッチ２に
供給するものである。
供給するものである。
論理回路４は、各種論理演算を行うものである。
本発明は、第１図に示すように、インバータ３−１によ
ってクロックを反転（第１図（ｂ）インバータ３−１の
出力）してラッチ（スレーブラッチ）２に供給すると共
に、当該クロックをクロックチョッパ３によってチョッ
プして生成したチョップクロック（第１図（ｂｌクロッ
クチョッパ出力）をラッチ１に供給することにより、ラ
ッチ２に入力されたデータがラッチ２に保持された後、
その出力（第１図（ｂ）スレーブラッチ２の出力）が次
のクロックで論理回路４を経由、あるいは点線を用いて
示したように直接にラッチ（受はラッチ）１に伝播され
て保持され、出力される（第１図ｆｂｌラッチ１出力）
。
ってクロックを反転（第１図（ｂ）インバータ３−１の
出力）してラッチ（スレーブラッチ）２に供給すると共
に、当該クロックをクロックチョッパ３によってチョッ
プして生成したチョップクロック（第１図（ｂｌクロッ
クチョッパ出力）をラッチ１に供給することにより、ラ
ッチ２に入力されたデータがラッチ２に保持された後、
その出力（第１図（ｂ）スレーブラッチ２の出力）が次
のクロックで論理回路４を経由、あるいは点線を用いて
示したように直接にラッチ（受はラッチ）１に伝播され
て保持され、出力される（第１図ｆｂｌラッチ１出力）
。
従って、ラッチ（受はラッチ）１の前にラッチ（スレー
ブラッチ）２を設け、このラッチ２に反転したクロック
を供給することにより、各ラッチに入力されるクロック
間の時間差が大きくなるので、ラッチ１におけるレーシ
ングを完全に防止することが可能となる。
ブラッチ）２を設け、このラッチ２に反転したクロック
を供給することにより、各ラッチに入力されるクロック
間の時間差が大きくなるので、ラッチ１におけるレーシ
ングを完全に防止することが可能となる。
次に、第２図および第３図を用いて本発明の具体例の構
成および動作を順次詳細に説明する。
成および動作を順次詳細に説明する。
第２図において、ラッチ１は、ラッチ１−１．１−２．
１−３から構成されている。
１−３から構成されている。
ラッチ（スレーブラッチ）２は、本実施例に係わるラッ
チであって、ラッチ１−２に対するレーシングを防止す
るためのものである。
チであって、ラッチ１−２に対するレーシングを防止す
るためのものである。
クロックチョッパ３は、−ＣＬＫ （−クロック）から
パルス幅の狭いチョップクロックを生成するものである
。生成されたチョップクロックは、ラッチ１−１．１−
２．１−３に各々入力する。
パルス幅の狭いチョップクロックを生成するものである
。生成されたチョップクロックは、ラッチ１−１．１−
２．１−３に各々入力する。
ＲＡＭ５は、２５６Ｗ（ワード）ｘ８ｂ（ビット）のラ
ンダムアクセスメモリである。このＲＡＭ５のブロック
セレクト入力ＢＳＯ〜７の１本をＡＤ（アドレス）８．
９．１０のデコーダ（ＤＥＣ）７の出力で選択すると共
に、出力ＤＯＯ〜７の１本をデコーダ７の出力で選択す
ることにより、当該２５６Ｗｘ８ｂのＲＡＭ５を２ＫＷ
（２０４８Ｗ）ｘｌｂの構成に変えて使用するようにし
ている。ＡＤＯ〜７として８本、ＤＩＯ〜７として８本
、ＢＳＯ〜７として８本を使用し、ＢＳＯ〜７のうちい
ずれかをＬレベルにすることにより、書き込みおよび読
み出しが可能となる。書き込めは、ＢＳＯ〜７のいずれ
かをＬレベルかつＷＥをＬレベルにし、ＡＤＯ〜７で選
択されたワードに該当するＤＩｎが書き込まれる。ＲＡ
Ｍ５のり。
ンダムアクセスメモリである。このＲＡＭ５のブロック
セレクト入力ＢＳＯ〜７の１本をＡＤ（アドレス）８．
９．１０のデコーダ（ＤＥＣ）７の出力で選択すると共
に、出力ＤＯＯ〜７の１本をデコーダ７の出力で選択す
ることにより、当該２５６Ｗｘ８ｂのＲＡＭ５を２ＫＷ
（２０４８Ｗ）ｘｌｂの構成に変えて使用するようにし
ている。ＡＤＯ〜７として８本、ＤＩＯ〜７として８本
、ＢＳＯ〜７として８本を使用し、ＢＳＯ〜７のうちい
ずれかをＬレベルにすることにより、書き込みおよび読
み出しが可能となる。書き込めは、ＢＳＯ〜７のいずれ
かをＬレベルかつＷＥをＬレベルにし、ＡＤＯ〜７で選
択されたワードに該当するＤＩｎが書き込まれる。ＲＡ
Ｍ５のり。
Ｏ〜７のうちの１木と、外部から供給されたＤＩ信号と
のうちのいずれかがＳＥＬ （セレクタ）６によって選
択され、ラッチ２およびラッチ１−２の全ての端子に入
力されている。
のうちのいずれかがＳＥＬ （セレクタ）６によって選
択され、ラッチ２およびラッチ１−２の全ての端子に入
力されている。
第３図において、−クロック（−ＣＬＫ）は、外部から
供給されたクロックである。
供給されたクロックである。
ラッチ１のクロック（チョップクロック）は、クロック
チョッパ３によって生成されたパルス幅の狭いクロック
である。
チョッパ３によって生成されたパルス幅の狭いクロック
である。
ラッチ２のクロックは、外部から供給された一ＣＬＫを
反転させたクロックである。
反転させたクロックである。
Ｄｏは、ＲＡＭ５のデータ出力である。
ＢＳは、ＲＡＭ５のビット選択信号である。
ＡＤは、ＲＡＭ５のアドレス信号である。
ラッチ２の入力は、ＲＡＭ５から出力され、出力回路８
およびＳＥＬ （セレクタ）６を介してラッチ２の入力
端子に入力されるデータである。尚、５ＥＬ６に供給す
るＳＥＬ信号を切り換えることにより、外部から供給す
るＤＩ（データ入力）を当該ラッチ２の入力端子に入力
させることができる。
およびＳＥＬ （セレクタ）６を介してラッチ２の入力
端子に入力されるデータである。尚、５ＥＬ６に供給す
るＳＥＬ信号を切り換えることにより、外部から供給す
るＤＩ（データ入力）を当該ラッチ２の入力端子に入力
させることができる。
ラッチ２の出力は、ラッチ２から出力され、ラッチ１−
２に入力されるデータである。
２に入力されるデータである。
次に、第３図を用いて第２図ラッチ１−２のレーシング
防止の動作を説明する。
防止の動作を説明する。
第３図において、図中■は、外部から供給された一ＣＬ
Ｋを反転したラッチ２のクロックの後縁が当該ラッチ２
に供給された状態を示す。これにより、ラッチ２への入
力データが変化しても当該ラッチ２からラッチ１−２に
伝播されるデータが変化しないように制御される。
Ｋを反転したラッチ２のクロックの後縁が当該ラッチ２
に供給された状態を示す。これにより、ラッチ２への入
力データが変化しても当該ラッチ２からラッチ１−２に
伝播されるデータが変化しないように制御される。
図中■ば、クロソクチョ・７パ３を用いて外部から供給
した一ＣＬＫより生成したチョップクロックの前縁によ
って、ラッチ１−２がラッチ２がら出力されていたデー
タを取り込み、ＲＡＭ５に出力する状態を示す。この際
、ラッチ１−１．１−３もデータを取り込み、ＲＡＭ５
に出力する。
した一ＣＬＫより生成したチョップクロックの前縁によ
って、ラッチ１−２がラッチ２がら出力されていたデー
タを取り込み、ＲＡＭ５に出力する状態を示す。この際
、ラッチ１−１．１−３もデータを取り込み、ＲＡＭ５
に出力する。
図中■は、図中■でラッチ１−１．１−２．１−３がデ
ータを取り込んでＲＡＭ５および出力回路８に出力した
ことに対応して、この出力回路８および５ＥＬ６を介し
てデータがラッチ２に入力された状態を示す。この状態
では、ラッチ１−２のチョップクロックの後縁が未だ到
来していなく、当該ラッチ１−２がアクティブ状態にあ
り、木発明に係わるラッチ２が設けられていない場合に
は、この新たなデータが当該ラッチ１−２に供給されて
ＲＡＭ５に出力されてしまい、誤動作させるというレー
シングが発生する。しかし、本発明は、ラッチ２を設け
、この■の状態では、ラッチ２がインアクティフ゛状態
にあるため、当該ラッチ２の入力に対して新たなデータ
が供給されても、ラッチ１−２には供給しないように禁
止し、レーシングを防止している。
ータを取り込んでＲＡＭ５および出力回路８に出力した
ことに対応して、この出力回路８および５ＥＬ６を介し
てデータがラッチ２に入力された状態を示す。この状態
では、ラッチ１−２のチョップクロックの後縁が未だ到
来していなく、当該ラッチ１−２がアクティブ状態にあ
り、木発明に係わるラッチ２が設けられていない場合に
は、この新たなデータが当該ラッチ１−２に供給されて
ＲＡＭ５に出力されてしまい、誤動作させるというレー
シングが発生する。しかし、本発明は、ラッチ２を設け
、この■の状態では、ラッチ２がインアクティフ゛状態
にあるため、当該ラッチ２の入力に対して新たなデータ
が供給されても、ラッチ１−２には供給しないように禁
止し、レーシングを防止している。
図中■は、ラッチ１のクロック（チョップクロック）の
後縁が到来し、ラッチ１−２がインアクティブになった
状態を示す。このインアクティブでは、もはやラッチ１
−２は、当該ラッチ１−２の入力にどのようなデータが
供給されても、出力には現れない。
後縁が到来し、ラッチ１−２がインアクティブになった
状態を示す。このインアクティブでは、もはやラッチ１
−２は、当該ラッチ１−２の入力にどのようなデータが
供給されても、出力には現れない。
図中■および■は、ＲＡＭ５のバラツキによるｍｉｎ
（最小のアクセスタイム）およびｍａｘ（最大のアクセ
スタイム）を示す。このｍｉｎからｍａｘの間の該当す
るアクセスタイムの時に、ＲＡＭ５のＤＯＯ〜７から出
力されたデータが、出力回路８および５ＥＬ６を介して
、ラッチ２の入力に供給される。
（最小のアクセスタイム）およびｍａｘ（最大のアクセ
スタイム）を示す。このｍｉｎからｍａｘの間の該当す
るアクセスタイムの時に、ＲＡＭ５のＤＯＯ〜７から出
力されたデータが、出力回路８および５ＥＬ６を介して
、ラッチ２の入力に供給される。
図中■は、ラッチ２のクロックの前縁が到来し、ラッチ
２がアクティブになった状態を示す。このアクティグ状
態では、ラッチ２に入力されたデータは、そのままラッ
チ１−２に入力される。そして、図中■のラッチ２のク
ロックの後縁が到来した時に、図中■と同じように、当
該ラッチ２によってデータが保持され、ラッチ１−２に
供給される。
２がアクティブになった状態を示す。このアクティグ状
態では、ラッチ２に入力されたデータは、そのままラッ
チ１−２に入力される。そして、図中■のラッチ２のク
ロックの後縁が到来した時に、図中■と同じように、当
該ラッチ２によってデータが保持され、ラッチ１−２に
供給される。
以下図中■から■を繰り返すことにより、ラッチ１−２
におけるレーシングを、ラッチ２が防止し、所定の処理
を行うことが可能となる。
におけるレーシングを、ラッチ２が防止し、所定の処理
を行うことが可能となる。
以上説明したように、本発明によれば、ラッチ（受はラ
ッチ）１の前にラッチ（スレーブラッチ）２を設け、こ
のラッチ２にクロックを反転あるいはチョップクロック
よりもパルス幅の広いクロックを供給する構成を採用し
ているため、ラソチｌにおけるレーシングを完全に防止
することができる。
ッチ）１の前にラッチ（スレーブラッチ）２を設け、こ
のラッチ２にクロックを反転あるいはチョップクロック
よりもパルス幅の広いクロックを供給する構成を採用し
ているため、ラソチｌにおけるレーシングを完全に防止
することができる。
第１図は本発明の原理ブロック図、第２図は本発明の１
実施例構成図、第３図は第２図構成のタイミングチャー
ト、第４図は従来技術の問題点説明図、第５図は従来の
スレーブラッチによるレーシング防止例を示す。 図中、１はラッチ（受はラッチ）、２はラッチ（スレー
ブラッチ）、３はクロックチョッパ、３−１はインバー
タ、５はＲＡＭを表す。 さ く の Ｑ 〇
実施例構成図、第３図は第２図構成のタイミングチャー
ト、第４図は従来技術の問題点説明図、第５図は従来の
スレーブラッチによるレーシング防止例を示す。 図中、１はラッチ（受はラッチ）、２はラッチ（スレー
ブラッチ）、３はクロックチョッパ、３−１はインバー
タ、５はＲＡＭを表す。 さ く の Ｑ 〇
Claims (1)
- 【特許請求の範囲】 クロックにより動作するラッチのレーシングを防止する
レーシング防止回路において、 供給されたクロックをチョップして生成したパルス幅の
小さいチョップクロックにより、データを取り込んで保
持し、出力するラッチ（１）と、このラッチ（１）へ入
力するためのデータを、上記供給されたクロックあるい
は上記チョップクロック幅よりも広いクロックによって
上記チョップクロックと逆相で取り込んで保持し、ラッ
チ（１）へ出力するラッチ（２）とを備え、 このラッチ（２）の出力を直接あるいは他の回路を介し
て上記ラッチ（１）に入力し、当該ラッチ（１）におけ
るレーシングを防止するように構成したことを特徴とす
るレーシング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068767A JPH01241913A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068767A JPH01241913A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241913A true JPH01241913A (ja) | 1989-09-26 |
Family
ID=13383213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068767A Pending JPH01241913A (ja) | 1988-03-23 | 1988-03-23 | レーシング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01241913A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992004774A1 (fr) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Circuit integre a semiconducteur |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
-
1988
- 1988-03-23 JP JP63068767A patent/JPH01241913A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992004774A1 (fr) * | 1990-09-05 | 1992-03-19 | Fujitsu Limited | Circuit integre a semiconducteur |
| US5684422A (en) * | 1995-01-25 | 1997-11-04 | Advanced Micro Devices, Inc. | Pipelined microprocessor including a high speed single-clock latch circuit |
| US5831462A (en) * | 1995-03-08 | 1998-11-03 | Advanced Micro Devices, Inc. | Conditional latching mechanism and pipelined microprocessor employing the same |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
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