JPH01243626A - Ｐｌｌシンセサイザチューナ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＶ、ＶＴＲ等のＰＬＬシンセサイザチ晶−
すに係り、特に複数の画面を１画電に同時に表示するマ
ルチ画面制御に好適な、高速選局制御手段に関する。

〔従来の技術〕

従来、ＴＶ、ＶＴＲにおけるＴＶ放送受信用のチェーナ
としてＰＬＬシンセイザ方式のものが。

広く使われている。この方式は、ＰＬＬを利用して同調
周波数を設定するため、正確な周波数でチエーニングな
行えるという特徴がある。

ここで、ＰＬＬシンセサイザチューナ一般的な構成を第
３図忙示し、その動作の概要を説明する。

第３図において、１はクロック発生器、６はコントロー
ル信号入力端子、１３はアンテナ、１４は高周波増幅器
、　１６は混合器、２２はＰＬＬ、２３はバンドパスフ
ィルタ、２４は中間周波増幅器、２５は検波器。

２６は増幅器、２７はチューナ出力端子である。

クロック発生器１は、クリスタルにより基準クロックを
発生し、そのクロックはＰＬＬ２２に入力されて、てい
倍される。また、アンテナ１３に入力した信号は高周波
増幅器１４で増幅される。そしてＰＬＬ２２の出力と高
周波増幅器１４の出力は、混合器１６にて混合され１両
者の和と差の周波数成分に変換される。ここで差の周波
数の信号のみが、バントパスフィルタ２３ｆｔ通過し、
中間周波信号となる。つまシ、アンテナ１３に入力した
信号から１つの周波数成分が選択されて中間周波信号に
変換され１選択される周波数は、ＰＬＬ２２の出力周波
数によって決まるということになる。ＰＬＬ２２の出力
周波数は、ＰＬＬのてい倍数で決まることになるが、こ
れは、コントロール信号入力端子６からの信号で制御さ
れる。よってＰＬＬを使用することＫより、１つのクリ
スタルのみで正確に複数の周波数の選択が行えることに
なシ、これがＰＬＬシンセサイザチューナの特長となっ
ている。

また中間周波信号は、中間周波増幅器２４で増幅された
後、検波器２５．増幅器２６にて検波、増幅されて、チ
ューナ出力端子２７より、復調された原信号となって出
力される。

このようなＰＬＬシンセサイザチューナに関する文献は
多数あり１例えば「新しいＰＬＬ技術」。

小川件部、　１９８６年、オーム社、第８頁から第１２
頁に記載されている。

〔発明が解決しようとする課題〕

上記従来技術は、クリスタルで発生させた基準信号なＰ
ＬＬＫよりてい倍するため、正確な同調を行えるという
特長をもつが、ＰＬＬがロックするには１時間がかかる
ため同調に要する時間が長いという短所がある。

このロックに要する時間（ロックインタイム）は、一般
のＴＶ放送用のチューナで数十ｍ、ｔから数百ｒｌＬＩ
程度であシ１選局時の応答時間としては人間の感覚的に
特に問題となる値ではない。しかし。

ＴＶ　、ＶＴＲにおいてディジタル処理を応用して。

複数のＴＶ放送を１つの画面に分割して表示するマルチ
画面の技術が確立されてお）、この機能をＴＶ　、ＶＴ
Ｒ等圧搭載する場合、１つのチューナを時分割で使用す
ることになシ１選局時間が問題となる。つまシ１分割画
面のスキャンに時間が。

かかることになり、複数の放送を同時に見るというマル
チ画面そ−ドの特質が生かされないのである。

本発明の目的は、ＰＬＬシンセサイザチューナの選局時
間を短縮することにある。

〔課題を解決するための手段〕

上記目的は、ＰＬＬシンセサイザチューナのＰＬＬ部の
構成要素の１つであるローパスフィルタ忙電圧クリップ
回路を設けること和より達成される。

〔作用〕

電圧クリップ回路は、ローパスフィルタへの入力電圧が
、太き（変動した時に動作して、ローパスフィルタの時
定数を小さくする。そのため選局時のチューニング電圧
が大きく変動する時は、ループの時定数が小さ（なり所
定電圧へすばや（移行する。そして、チューニング電圧
が、所定電圧に近づくと、電圧クリップ回路がオフし１
本来の時定数へ戻る。この時定数は、定常状態において
。

ループが安定な動作をするように設定されている。

つまり、電圧クリップ回路によシ、過渡時と定常時にル
ーズの時定数が切換わり、高速かつ安定な選局を行える
ことになる。

〔実施例〕

以下１本発明の一実施例を第１図により説明する。＠１
図において、１はクロック発生器、２゜５は分周器、３
は位相比較器、４はプログラマブル分周器、６はコント
ロール信号入力端子、７゜８は抵抗、９はコンデンサ、
１０　、１１はダイオード。

１２はオペアンプ、１３はアンテナ、１４は高周波増幅
器、１５はＶＣｏ、１６は混合器、１７は中間周波出力
端子でちる。

クロック発生器１は、クリスタルを使用した発振器であ
り、正確な周波数のクロックを出力する。

このクロックは１分周器２により所定の周波数まで分周
され、基準信号ＲＥＦとなる。位相比較器３は１分周器
２からの基準信号ＲＥＦとプログラマブル分周器４から
の比較信号ＣＯＭＰが入力され１両者の位相差に比例し
たエラー電圧ｖＥを出力する。抵抗７１８．コンデンサ
９．及びオペアンプ１２は、アクティブローパスフィル
タを構成しており、エラー電圧■Ｅを平滑してチェーニ
ング電圧ｖＴを出力する。ＶＣＯ１５はチューニング電
圧ｖＴに比例した周波数のパルスを出力する電圧制御発
振器である。この出力は０分周器５により分周された後
、プログラマブル分周器４により、さらに分周されて、
比較信号ＣＯＭＰとなり１位相比較器３にフィート°バ
ックされる。これにより、基準信号ＲＥＦと比較信号Ｃ
ＯＭ　Ｐは一定の位相差でロックオフ１両者の周波数は
完全に一致する。この結果、ＶＣＯ１５（Ｄ出力ＰＯは
、　基４４（ｉＪ号ＲＥＦＩ）周器４，５の分周数で、
てい倍したものとなる。

ここでプログラマブル分周器４は、コントロール信号入
力端子６からの信号により１分周数を変えることができ
るため、ＶＣＯ出力ＰＯの周波数を自由に設定できるこ
とになる。

一方、アンテナ１３よシ入力した信号は、高周波増幅器
１４によシ増幅され、高周波信号ＲＦとなシ混合器１６
でｖＣＯ出力ＰＯと混合される。混合器においては、２
つの信号の掛算処理が行われるため１両者の和と差の周
波数に変換され、差の周波数のみをフィルタで通過させ
ることにより、中間周波数に変換した信号を得ることが
できる、つまり、このシステムにより、コントロール信
号入力端子６からの信号で、複数の周波数の違った高周
波信号ＲＦから、１つの高周波信号を抜き出し中間周波
数に変換するという選局動作を行わせることが可能とな
る。

以上が、ＰＬＬシンセサイザチ轟−すのＰＬＬ部におけ
る一般的動作であるが１本発明においては、ダイオード
１０．Ｉｎ付加することにより、高速選局を可能にして
いるので１次に、その動作について説明する。

抵抗７，８．コンデンサ９．及びオペアンプ１２は、前
述のようにアクティブフィルタを構成し【いるが、この
定数は、ＰＬＬのループの安定性等を考慮し【決定され
る。高周波領域では、ループが不安定になるので、帯域
を制限しなければならないのである。ここで、このフィ
ルタの時定数は。

選局時のロックインタイムに大きな影響を与えている。

とい５のは、同調する周波数により、チューニング電圧
ｖＴは、それぞれ異なっており１選局を行うと、ＰＬＬ
はチェーニング電圧ｖＴを所定の電圧へ移行させようと
する。ところが、フィルタの時定数のために、チェーニ
ング電圧ｖＴは、ゆっくりと変化し１選局には、フィル
タによって決まった時間を必要とするのである。つま５
．ＰＬＬの安定性のためには、ロックインタイムをある
程度。

見込む必要があった。

本発明においては、ダイオード１０　、１１によシフィ
ルタの時定数が、自動的に切換わ、９．ＰＬＬの安定性
及びロックインタイムの両者を満足するように動作する
０選局を行って、プログラマブル分周器４の分周数が変
化すると、エラー電圧ｖＥは大きく変動する。すると、
ダイオード１０　、１１の作用により抵抗Ｒ１の両端が
シーートされ、チエ−二ング電圧ｖＴは、瞬時に所定の
電圧近傍まで変化する。そして、エラー電圧ｖＥの変動
が収まると、抵抗Ｒ１の両端の電圧は、ダイオードの順
方向電圧以下になり、ダイオード１０　、１１はオフし
て、フィルタの時定数は１本来の値に戻シ、系は安定な
ロック状態になる。

これを数式で説明すると１次のようになる。アクティブ
フィルタを用いた２次のＰＬＬの減衰係。

数ξは。

ξ工τｚ／２（Ｋ／τ１）１Ａ　　　　　曲・・叫・−
（１１となる。ここでＫはループ利得係数、τ、＝ＣＲ
１゜τ、＝ＣＲ２である。減衰係数ξは、ξ＝ＯＶＣお
いて系が発振し続は値が太き（なる程系の減衰が速（。

なることを示している０本発明においては１選局の過渡
時忙おいて、Ｒ１の両端がシ■−トされるので、減衰係
数ξは、非常に大きな値となり、系の引き込みが速くな
ることがわかる。またロック状態罠なれば、ダイオード
１０　、１１によるリミッタがかからないので、減衰係
数ξは１本来の値忙戻り、安定な制御がかかることにな
る。

以上の動作により１選局時におけるロックインタイムの
非常に短いＰＬＬシンセサイザチューナを実現できるこ
とになる。

次に１本発明の別の実施例１ｋｇ２図を用いて説明する
。第２図は１本発明の別の実施例を示すブロック図であ
る。ここで１８　、１９　、２０はコンデンサ。

２１はスイッチである。その他、第１図と対応する符号
については、８１図と同じであるので説明を省略する。

本実施例は、フィルタの時定数を切換えるのではなく、
フィルタな構成しているコンデンサを。

複ａＫして、コンデンサをスイッチにて切換えることに
より１選局の高速化を計るものである。

コンデンサ１８　、１９　、２０は、そのコンデンサで
あって、それぞれ同じ容量値をもち、高速選局を行いた
いチャンネルの数だけ付ける。そして、それらをスイッ
チ２１にて切換える。この時の切換信号は、コントロー
ル信号入力端子６に入力される信号であり、プログラマ
ブル分周器４と同期して切、換えることになる。ここで
スイッチ２１で選択されているコンデンサは、フィルタ
を構成して、ＰＬＬ動作を行っているが、それ以外のコ
ンデンサは。

一方の端子が開放になっているのでＰＬＬが、ロックし
ていた状態で電荷が保存されている。そして。

コントロール信号入力端子６からの信号で選局動−作に
入った時、コンデンサが切換わるので、充電６のための
時間が、はとんどかからず、短時間で安定したロック状
態になる。

よって本実施例においても、第１の実施例同様ロックイ
ンタイムの非常圧短い、ＰＬＬシンセサイザチューナを
実現できることになる。

〔発明の効果〕

本発明によれば、ＴＶ、ＶＴＲ等のＰ　Ｌ　Ｌシンセサ
イザチューナにおいて１選局時のロックインタイムを短
縮することができる。

これは、マルチ画面モードに大きな効果がある。

マルチ画面そ−ドとは、ディジタル処理によシ。

画面の分割、縮小を行って、１つの画面に複数の小画面
を表示するものであり、チー−すを時分割で使用して、
小画面を書き換えていくことにより。

同時に複数の放送局の画面を見ることができるという特
長をもつ、このマルチ画面システムと本発明のチェーナ
を組み合わせること（より、小画面の書き換えサイクル
を短くできるので、各小面が動画らしく見え、１台のチ
ェーナのみで、あたかも複数のチェーナを搭載している
ような画面を作ることが可能となる。

また本発明は、少ない部品で実現できるため。

コストアップ等の問題もない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は本発明の別の実施例を示すブロック図。 第３図はＰＬＬシンセサイザの一射的構ＦＣを示す図で
ある。 ｌ・・・クロック発生器、　３・・・位相比較器。 ４・・・プログラマブル分周器。 １０　、１１・・・ダイオード、１４・・・高周波増幅
器。 １５・・・ｖ　ｃ　ｏ　、１６・・・混合器。 １Ｂ　、　１９　、２０・・・コンデンサ。 二次・トミ゛。

Claims (1)

1. 【特許請求の範囲】 １、電圧制御型発振器と、その出力信号を制御信号によ
   り任意の分周数まで分周する手段と、基準クロック発生
   器と、そのクロックと該分周手段の出力信号との位相を
   比較してエラー電圧を発生する手段と、該エラー電圧の
   周波数帯域を制限するフィルタとを有し、そのフィルタ
   の出力電圧信号を該電圧制御型発振器に入力することに
   より構成したＰＬＬを周波数可変発振器として使用する
   ＰＬＬシンセサイザチューナにおいて、該帯域制限フィ
   ルタの入力電圧と出力電圧とがある一定の差以上の時は
   、フィルタの時定数が小さくなるように切換わる切換手
   段を設けたことを特徴とするＰＬＬシンセサイザチュー
   ナ。 ２、請求項１において、該切換手段は該帯域制限フィル
   タを構成する複数個の容量と切換スイッチを有し、それ
   らを該分周手段の制御信号に同期させて切換えることを
   特徴とするＰＬＬシンセサイザチューナ。