JPH01252036A - データ伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、誤り制御機能を備えたデータ伝送システムに
関する。

（従来の技術） 一般にホスト計算機とワークステーションとの間を通信
回線により接続した場合において、ホスト計算機および
ワークステーションのデータ転送レートと通信回線のデ
ータ転送レートとが異なる場合には、通信アダプタ内で
符号の変換を行う必要がある。

第４図はこのようなシステムの構成を示す図である。

同図において１はデータの処理および記憶を行うホスト
計算機、２はデータの人出力を行うワークステーション
、３はホスト計算機とワークステーションとの間を接続
する伝送路、４はホスト計算機１の出力を伝送路３に適
した符号、信号レベルおよび波形に変換するとともに、
それを逆変換する通信アダプタ、５はワークステーショ
ン２と伝送路３との間に介在され、通信アダプタ４と同
様の動作を行う通信アダプタである。

そして第５図は通信回線の転送速度（データレート）が
ワークステーションの転送速度の３倍である場合におけ
るワークステーションからホスト計算機に向かうデータ
の一例を示す図である。

同図においてＡＳＢ、Ｃ，Ｄは２進数の０．１を示し、
矢印↓はデータのサンプリング点、×は伝送誤りにより
発生したエラービットを示す。

この例において、ワークステーション２から出力された
データ（■）は、通信アダプタ５内において速度調節の
ために３倍のビットレートに変換されて伝送路３上に送
出される（■）。

受信側の通信アダプタ４は、３倍のビットレートのデー
タにおいて連続する３ビットのうち２番目をサンプリン
グして元のデータ列に復元し、ホスト計算機１に送る。

（発明が解決しようとする課題） ところで、上述したような従来のデータ伝送システムで
はデータに３倍の冗長度があるにもかかわらず、３ビツ
ト長以上のバースト誤りが生じると（■）、必ずエラー
ビットが発生し、１ビツト長の誤りでも１／３の確率で
エラービットが発生するという問題があった。

本発明はこのような事情によりなされたもので、バース
ト誤りが発生してもエラービットの発生する確率が低い
、簡易な構成のデータ伝送システムの提供を目的として
いる。

［発明の構成］ （課題を解決するための手段） 本発明のデータ伝送システムは、伝送路上の転送レート
が送信側の元データのレートのＮ倍（Ｎは２以上の整数
）、受信側で最終的に得るべきデータのレートが前記元
データのレートと等しいデータ伝送システムであって、
送信側でＮビットの元データを１単位として保持する第
１のシフトレジスタと、この１単位の元データをＮ回連
続して送出する第２のシフトレジスタと、受信側で前記
送出された元データを保持するＮ個Ｎビットの第３のシ
フトレジスタと、これらＮ個のシフトレジスタの先頭か
ら末尾までの各ビットごとの多数対を求める多数決回路
と、前記多数対を順にシリアル出力する第４のシフトレ
ジスタとを備えてなるものである。

（作　用） 本発明のデータ伝送システムでは、送信側でＮビットの
元データを１単位とし、この１単位の元データをＮ回連
続して送出し、受信側では前記送出された元データをＮ
個Ｎビットのシフトレジスタで保持し、これらＮ個のシ
フトレジスタの先頭から末尾までの各ビットごとの多数
対を求め、前記多数対を順にシリアル出力する。すると
このシリアル出力が受信側で最終的に得るべきデータに
なる。

（実施例） 以下、本発明の実施例の詳細を図面に基づいて説明する
。

第１図は本発明の一実施例の構成を示す図である。

同図において１０はワークステーションまたはホスト計
算機の出力を示す送信データ、１１は伝送路へ出力され
るべく変換された送信データ、１２は送信データ１０を
３ビット分蓄える３ビットのシフトレジスタ、１３はシ
フトレジスタ１２のデータをパラレルロードできるよう
に接続され、シフト動作を行った時に出力データを入力
側にフィードバックしてローテート動作を行なう３ビッ
トのシフトレジスタである。

第２図は本実施例の通信アダプタの送信部の構成を示す
図である。

ここで送信データ１０のビットレートをｆとすると、送
信データ１１の出力のビットレートは３ｆである。まず
シフトレジスタ１２には３ビットの送信データが蓄えら
れる（■）。その後、シフトレジスタ１３にデータがパ
ラレルロードされる。

シフトレジスタ１３はロードしたデータを送信データ１
０の３倍のデータレートで右シフトし、送信データ１１
とする。

また送信データ１１は入力側にもフィードバックされて
いるので、データはローテートされる。

この動作を９ビット分繰り返したところで、丁度次の新
しいデータがシフトレジスタ１２に蓄えられるので、シ
フトレジスタ１３へのパラレルロードが行われる。

以上の動作が繰り返えされることにより、第２図■に示
したような送信側のデータ変換が実現される。

次に第３図を用いて受信側のデータ変換を説明する。

第３図において２１〜２３はシフトレジスタであり、シ
リアルに９ビツト（３ビツトＸ３）分のデータを蓄える
機能をもつ。また２４〜２６はビットの多数解を求める
多数決回路であり、シフトレジスタ２１〜２３の内容を
先頭から１番目、２番目、３番目・・・９番目と付けた
ときの（１番目、４番目、７番目）、（２番目、５番目
、８番目）、（３番目、６番目、９番目）の各グループ
の内容の多数決をとり、各解を順に出力する機能をもつ
。

さらに２７もシフトレジスタであり、多数決回路２４〜
２６の出力をパラレルロードし、シリアルアウトする機
能をもつ。

まず受信データ２８は、９ビツトのシフトレジスタ２１
〜２３に蓄えられる。

先頭のビットから順にｂｌ、ｂ２・・・ｂ９と呼ぶこと
にすると、（ｂｌ、ｂ４、ｂ７）、（ｂ２、ｂ５、ｂ８
）、（ｂ３、ｂ６、ｂ、）はそれぞれ同じ値である筈で
あるから、仮にビットエラーがあったとしても多数決を
採ることにより、１ビツト〜３ビツトの誤りは訂正する
ことができる。

そして多数決回路２４〜２６の出力をシフトレジスタ２
７にパラレルロードしてシリアルアウトすることにより
、目的の受信データ２９を得ることができる。

かくして本実施例によれば、１ビツト長の伝送誤りは完
全に訂正可能であり、連続する２ビツト、３ビツトの伝
送誤りも完全に訂正可能である。

なお本実施例では伝送路上の転送レートが元のデータレ
ートの３倍であって、元のデータの３ビツトを１単位と
してデータ列を変換する場合について説明したが、これ
は−膜化することが可能である。

すなわち送信側でＮビットの元データを１単位とし、こ
の１単位の元データをシフトレジスタのローテート動作
によりＮ回連続して送出し、受信側では送出されたデー
タをＮ個Ｎビットのシフトレジスタで保持し、これらＮ
個のシフトレジスタの先頭から末尾までの各ビットごと
の多数解を求め、求めた多数解を順にシリアル出力すれ
ば、Ｎビット長までの伝送誤りがあってもエラービット
は発生しない。

［発明の効果コ 以上説明したように本発明のデータ伝送システムは、送
信側で１単位の元データを連続して送出し、受信側では
送出されたデータを複数のシフトレジスタで保持し、こ
れらシフトレジスタの先頭から末尾までの各ビットごと
の多数解を求め、求めた多数解を順にシリアル出力する
ので、バースト誤りが発生してもエラービットの発生す
る確率が低く、構成も簡易である。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロ・ツク図、
第２図は同実施例における通信アダプタの送信部の構成
を示す図、第３図は同実施例における受信側のデータ変
換を説明する図、第４図は従来システムの構成を示す図
、第５図は従来システムにおいてワークステーションか
らホストに向かうデータの構成例を示す図である。 １０．１１・・・送信データ、１２．１３．２１〜２３
．２７・・・シフトレジスタ、２４．２６・・・多数決
回路、２８．２９・・・受信データ。 出願人　　　　　　株式会社　東芝 代理人　弁理士　　須　山　佐　− 第１区 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）伝送路上の転送レートが送信側の元データのレー
   トのＮ倍（Ｎは２以上の整数）、受信側で最終的に得る
   べきデータのレートが前記元データのレートと等しいデ
   ータ伝送システムであって、送信側でＮビットの元デー
   タを１単位として保持する第１のシフトレジスタと、こ
   の１単位の元データをＮ回連続して送出する第２のシフ
   トレジスタと、受信側で前記送出された元データを保持
   するＮ個Ｎビットの第３のシフトレジスタと、これらＮ
   個のシフトレジスタの先頭から末尾までの各ビットごと
   の多数解を求める多数決回路と、前記多数解を順にシリ
   アル出力する第４のシフトレジスタとを備えてなること
   を特徴とするデータ伝送システム。