JPH01255381A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH01255381A JPH01255381A JP63083331A JP8333188A JPH01255381A JP H01255381 A JPH01255381 A JP H01255381A JP 63083331 A JP63083331 A JP 63083331A JP 8333188 A JP8333188 A JP 8333188A JP H01255381 A JPH01255381 A JP H01255381A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- resistor
- output
- switch
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン受像機やＶＣＲなどビデオ信号
を取り扱う機器において、特にビデオ信号処理をデジタ
ル信号処理を行なう機器に必要なりロック発生器で、水
平同期パルスにロックしたクロックを発生するＰＬＬ回
路に関するものである。
を取り扱う機器において、特にビデオ信号処理をデジタ
ル信号処理を行なう機器に必要なりロック発生器で、水
平同期パルスにロックしたクロックを発生するＰＬＬ回
路に関するものである。
従来の技術
近年、テレビジョン受像機やＶＣＲなどビデオ信号を取
り扱う機器はデジタル信号処理の技術が使われるように
なってきた。これは部品点数の削減や１言頓性の向上が
期待できるだけでなく、デジタル信号処理を行なうこと
によりアナログ信号処理ではできなかった新たな機能が
実現できるからである。
り扱う機器はデジタル信号処理の技術が使われるように
なってきた。これは部品点数の削減や１言頓性の向上が
期待できるだけでなく、デジタル信号処理を行なうこと
によりアナログ信号処理ではできなかった新たな機能が
実現できるからである。
以下図面を参照しながら、上述した従来のＰＬＬ回路の
一例について説明する。第２図は従来のＰＬＬ回路のブ
ロック図を示すものである。第２図において、水平パル
スを入力し水平同期信号がある間はスイッチをオンする
ことにより位相比較を行なう位相比較器２１と、前記位
相比較器２１の出力を入力するループフィルター２２と
、前記ループフィルター２２の出力を正入力に接続し負
入力と出力とを接続したオペアンプ２３と、前記オペア
ンプ２３の出力を入力する電圧制御発振器前記分周器２
５の出力を水平パルスとして前記位相比較器２１に入力
する。
一例について説明する。第２図は従来のＰＬＬ回路のブ
ロック図を示すものである。第２図において、水平パル
スを入力し水平同期信号がある間はスイッチをオンする
ことにより位相比較を行なう位相比較器２１と、前記位
相比較器２１の出力を入力するループフィルター２２と
、前記ループフィルター２２の出力を正入力に接続し負
入力と出力とを接続したオペアンプ２３と、前記オペア
ンプ２３の出力を入力する電圧制御発振器前記分周器２
５の出力を水平パルスとして前記位相比較器２１に入力
する。
以上のように構成したＰＬＬ回路について、以下その動
作について説明を行なう。
作について説明を行なう。
まず、同期分離回路により同期部分だけを抜き出した水
平同期信号を、位相比較器２１のスイッチに入力する。
平同期信号を、位相比較器２１のスイッチに入力する。
この水平同期信号により、スイッチの開閉が行われる。
スイッチの導通部分の入力には比較用の水平パルスが入
力され、従って、スイッチの導通部分の出力には水平同
期信号と水平パルスとの位相誤差に比例した誤差信号が
パルス的に発生することとなる。この誤差信号をループ
フィルター２２に入力し高周波成分を除去する。
力され、従って、スイッチの導通部分の出力には水平同
期信号と水平パルスとの位相誤差に比例した誤差信号が
パルス的に発生することとなる。この誤差信号をループ
フィルター２２に入力し高周波成分を除去する。
濾過された誤差信号は、オペアンプ２３でバッファーさ
れて電圧制御発振器２４に入力する。これにより位相情
報を持った電圧を周波数情報に変換している。この周波
数を分周器２５でＮ分の１に分周し、水平パルスを得る
。この水平パルスを前記位相比較器２１のスイッチの導
通部分に戻すことによりＰＬＬ回路を構成する。この構
成により電圧制御発振器２４の出力に水平同期信号にロ
ックしたクロックを得る。
れて電圧制御発振器２４に入力する。これにより位相情
報を持った電圧を周波数情報に変換している。この周波
数を分周器２５でＮ分の１に分周し、水平パルスを得る
。この水平パルスを前記位相比較器２１のスイッチの導
通部分に戻すことによりＰＬＬ回路を構成する。この構
成により電圧制御発振器２４の出力に水平同期信号にロ
ックしたクロックを得る。
発明が解決しようとする課題
しかしながら上記のような構成では、ＶＣＲを再生した
ときのフィールドのヘッド切り替え時に非常に大きなス
キューが発生した場合に、垂直ブランキング期間に水平
パルスの位相が水平同期信号に合いきらず、画面上部に
ジャギーと呼ばれるジグザグ模様が現れる場合がある。
ときのフィールドのヘッド切り替え時に非常に大きなス
キューが発生した場合に、垂直ブランキング期間に水平
パルスの位相が水平同期信号に合いきらず、画面上部に
ジャギーと呼ばれるジグザグ模様が現れる場合がある。
これは、フィルター２２の定数を調整して、もつと早く
スキューが戻るようにすれば解決できるが、このように
するとループフィルターが軽すぎるために外来雑音によ
るジッターが悪くなるという問題点を有している。
スキューが戻るようにすれば解決できるが、このように
するとループフィルターが軽すぎるために外来雑音によ
るジッターが悪くなるという問題点を有している。
本発明は上記問題点に鐵み、ＶＣＲを再生したときのフ
ィールドのヘッド切り替え時に非常に大きなスキニーが
発生した場合にも画面上部にジャギーと呼ばれるジグザ
グ模様が現れない水平パルスを発生するＰＬＬ回路を提
供するものである。
ィールドのヘッド切り替え時に非常に大きなスキニーが
発生した場合にも画面上部にジャギーと呼ばれるジグザ
グ模様が現れない水平パルスを発生するＰＬＬ回路を提
供するものである。
課題を解決するための手段
上記問題点を解決するために本発明のＰＬＬ回路は、水
平パルスを入力し水平同期信号がある間はスイッチをオ
ンすることにより位相比ｉ咬を行なう位相比較器と、前
記位相比較器の出力を入力するループフィルターと、オ
ペアンプと、前記ループフィルターの出力を一方に接続
しもう一方を前記オペアンプの正入力に接続した第１の
抵抗と、前記オペアンプの負入力を一方に接続しもう一
方を基準電位に接続した第２の抵抗と、前記オペアンプ
の負入力と前記オペアンプの出力の間に直列に接続され
た第３の抵抗と第４の抵抗と、前記第４の抵抗と並列に
接続された第１のコンデサーと、前記第４の抵抗と並列
に接続され垂直フライバック期間はオフするスイッチと
、前記オペアンプの出力を入力する電圧制御発振器と、
前記電圧制御発振器の出力を入力しその周波数をＮ分の
１に分周する分周器と、前記分周器の出力を水平パルス
として前記位相比較器に入力するという構成を備えたも
のである。
平パルスを入力し水平同期信号がある間はスイッチをオ
ンすることにより位相比ｉ咬を行なう位相比較器と、前
記位相比較器の出力を入力するループフィルターと、オ
ペアンプと、前記ループフィルターの出力を一方に接続
しもう一方を前記オペアンプの正入力に接続した第１の
抵抗と、前記オペアンプの負入力を一方に接続しもう一
方を基準電位に接続した第２の抵抗と、前記オペアンプ
の負入力と前記オペアンプの出力の間に直列に接続され
た第３の抵抗と第４の抵抗と、前記第４の抵抗と並列に
接続された第１のコンデサーと、前記第４の抵抗と並列
に接続され垂直フライバック期間はオフするスイッチと
、前記オペアンプの出力を入力する電圧制御発振器と、
前記電圧制御発振器の出力を入力しその周波数をＮ分の
１に分周する分周器と、前記分周器の出力を水平パルス
として前記位相比較器に入力するという構成を備えたも
のである。
作 用
本発明は上記した構成によって、垂直ブランキング期間
中はオペアンプの増幅度を上げることにより、垂直期間
中のループゲインを上げスキュー応答を早くすることが
可能となる。
中はオペアンプの増幅度を上げることにより、垂直期間
中のループゲインを上げスキュー応答を早くすることが
可能となる。
実施例
以下本発明の一実施例のＰＬＬ回路について、図面を参
照しながら説明を行なう。第１図は本発明の一実施例に
おけるＰＬＬ回路のブロック図を示すものである。第１
図において、水平パルスを入力し水平同期信号がある間
はスイッチをオンすることにより位相比較を行なう位相
比較器１と、前記位相比較器１の出力を入力するループ
フィルター２と、オペアンプ３と、前記ループフィルタ
ー２の出力端を一方に接続しもう一方を前記オペアンプ
３の正入力端に接続した第１の抵抗４と、前記オペアン
プ３の負入力端を一方に接続しもう一方を基準電位点に
接続した第２の抵抗５と、前記オペアンプ３の負入力端
と前記オペアンプ３の出力端の間に直列に接続された第
３の抵抗６および第４の抵抗７と、前記第４の抵抗７と
並列に接続された第１のコンデンサー８と、前記第４の
抵抗７と並列に接続され垂直フライバック期間はオフす
るスイッチ９と、前記オペアンプ３の出力を入力する電
圧制御発振器１ｏと、前記電圧制御発振器１０の出力を
入力しその周波数をＮ分の１に分周する分周器１１とを
備え、前記分周器１１の出力を上記水平パルスとして前
記位相比較器１に入力するという構成をしている。
照しながら説明を行なう。第１図は本発明の一実施例に
おけるＰＬＬ回路のブロック図を示すものである。第１
図において、水平パルスを入力し水平同期信号がある間
はスイッチをオンすることにより位相比較を行なう位相
比較器１と、前記位相比較器１の出力を入力するループ
フィルター２と、オペアンプ３と、前記ループフィルタ
ー２の出力端を一方に接続しもう一方を前記オペアンプ
３の正入力端に接続した第１の抵抗４と、前記オペアン
プ３の負入力端を一方に接続しもう一方を基準電位点に
接続した第２の抵抗５と、前記オペアンプ３の負入力端
と前記オペアンプ３の出力端の間に直列に接続された第
３の抵抗６および第４の抵抗７と、前記第４の抵抗７と
並列に接続された第１のコンデンサー８と、前記第４の
抵抗７と並列に接続され垂直フライバック期間はオフす
るスイッチ９と、前記オペアンプ３の出力を入力する電
圧制御発振器１ｏと、前記電圧制御発振器１０の出力を
入力しその周波数をＮ分の１に分周する分周器１１とを
備え、前記分周器１１の出力を上記水平パルスとして前
記位相比較器１に入力するという構成をしている。
以上のように構成されたＰＬＬ回路について、以下第１
図を用いてその動作を説明する。
図を用いてその動作を説明する。
まず、第１図は本発明のＰＬＬ回路のブロック図を示す
ものであり、同期分離回路により同期部分だけを抜き出
した水平同期信号を、位相比較器１のスイッチに入力す
る。この水平同期信号により、スイッチの開閉が行われ
る。スイッチの導通部分の入力には比較用の水平パルス
が入力され、従って、スイッチの導通部分の出力には水
平同期信号と水平パルスとの位相誤差に比例した誤差信
号がパルス的に発生することとなる。この誤差信号をル
ープフィルター２に入力し高周波成分を除去する。濾過
された誤差信号は、オペアンプ３と第１の抵抗４と第２
の抵抗５と第３の抵抗６と第４の抵抗７と第１のコンデ
ンサー８とスイッチ９とで構成された増幅器に入力する
。スイッチ９は垂直ブランキング期間はオフして増幅器
のゲインを上げる。垂直ブランキング期間以外はスイッ
チをオンして第４の抵抗７と第１のコンデンサー８を短
絡して増幅器のゲインを下げる。この増幅器の出力信号
を電圧制御発振器１０に入力する。電圧制御発振器１０
により位相情報を持った電圧を周波数情報に変換してい
る。この周波数を分周器１１でＮ分の１に分周し、水平
パルスを得る。この水平パルスを前記位相比較器１のス
イッチの導通部分に戻すことによりＰＬＬ回路を構成す
る。 ゛この構成により電圧制御発振器１０の出力に
水平同期信号にロックしたクロックを得る。
ものであり、同期分離回路により同期部分だけを抜き出
した水平同期信号を、位相比較器１のスイッチに入力す
る。この水平同期信号により、スイッチの開閉が行われ
る。スイッチの導通部分の入力には比較用の水平パルス
が入力され、従って、スイッチの導通部分の出力には水
平同期信号と水平パルスとの位相誤差に比例した誤差信
号がパルス的に発生することとなる。この誤差信号をル
ープフィルター２に入力し高周波成分を除去する。濾過
された誤差信号は、オペアンプ３と第１の抵抗４と第２
の抵抗５と第３の抵抗６と第４の抵抗７と第１のコンデ
ンサー８とスイッチ９とで構成された増幅器に入力する
。スイッチ９は垂直ブランキング期間はオフして増幅器
のゲインを上げる。垂直ブランキング期間以外はスイッ
チをオンして第４の抵抗７と第１のコンデンサー８を短
絡して増幅器のゲインを下げる。この増幅器の出力信号
を電圧制御発振器１０に入力する。電圧制御発振器１０
により位相情報を持った電圧を周波数情報に変換してい
る。この周波数を分周器１１でＮ分の１に分周し、水平
パルスを得る。この水平パルスを前記位相比較器１のス
イッチの導通部分に戻すことによりＰＬＬ回路を構成す
る。 ゛この構成により電圧制御発振器１０の出力に
水平同期信号にロックしたクロックを得る。
以上のように本実施例によれば、垂直フライバック期間
中の増幅器のゲインを上げるようにループフィルターに
後置する増幅器のゲインを決める抵抗の一部にスイッチ
を設けることにより、垂直フライバック期間中のループ
ゲインが増大し、待にＶＣＲを再生したときのフィール
ドのヘッド切り替え時に発生する大きなスキューによる
画面上部のジャギーと呼ばれるジグザグ模様を改善する
ことが可能となる。
中の増幅器のゲインを上げるようにループフィルターに
後置する増幅器のゲインを決める抵抗の一部にスイッチ
を設けることにより、垂直フライバック期間中のループ
ゲインが増大し、待にＶＣＲを再生したときのフィール
ドのヘッド切り替え時に発生する大きなスキューによる
画面上部のジャギーと呼ばれるジグザグ模様を改善する
ことが可能となる。
発明の効果
以上のように本発明は、水平パルスを入力し水平同期信
号がある間はスイッチをオンすることにより位相比較を
行なう位相比較器と、前記位相比較器の出力を入力する
ループフィルターと、オペアンプと、前記ループフィル
ターの出力を一方に接続しもう一方を前記オペアンプの
正入力に接続した第１の抵抗と、前記オペアンプの負入
力を一方に接続しもう一方を基準電位に接続した第２の
抵抗と、前記オペアンプの負入力と前記オペアンプの出
力の間に直列に接続された第３の抵抗およ−び第４の抵
抗と、前記第４の抵抗と並列に接続された第１のコンデ
ンサーと、前記第４の抵抗と並列に接続され垂直フライ
バック期間はオフするスイッチと、前記オペアンプの出
力を入力する電圧制御発振器と、前記電圧制御発振器の
出力を入力しその周波数をＮ分の１に分周する分周器と
、前記分周器の出力を水平パルスとして前記位相比較器
に入力するよう、にして構成することにより、垂直フラ
イバック期間中のループゲインが増大し、特にＶＣＲを
再生したときのフィールドのヘッド切り替え時に発生す
る大きなスキューによる画面上部のジャギーと呼ばれる
ジグザグ模様を改善することが可能となる。
号がある間はスイッチをオンすることにより位相比較を
行なう位相比較器と、前記位相比較器の出力を入力する
ループフィルターと、オペアンプと、前記ループフィル
ターの出力を一方に接続しもう一方を前記オペアンプの
正入力に接続した第１の抵抗と、前記オペアンプの負入
力を一方に接続しもう一方を基準電位に接続した第２の
抵抗と、前記オペアンプの負入力と前記オペアンプの出
力の間に直列に接続された第３の抵抗およ−び第４の抵
抗と、前記第４の抵抗と並列に接続された第１のコンデ
ンサーと、前記第４の抵抗と並列に接続され垂直フライ
バック期間はオフするスイッチと、前記オペアンプの出
力を入力する電圧制御発振器と、前記電圧制御発振器の
出力を入力しその周波数をＮ分の１に分周する分周器と
、前記分周器の出力を水平パルスとして前記位相比較器
に入力するよう、にして構成することにより、垂直フラ
イバック期間中のループゲインが増大し、特にＶＣＲを
再生したときのフィールドのヘッド切り替え時に発生す
る大きなスキューによる画面上部のジャギーと呼ばれる
ジグザグ模様を改善することが可能となる。
第１図は本発明の一実施例におけるＰＬＬ回路のブロッ
ク図、第２図は従来のＰＬＬ回路のブロック図である。 １・・・・・・位相比較器、２・・・・・・ループフィ
ルター、３・・・・・・オペアンプ、４．５．６．７・
・・・・・抵抗、８・・・・・・コンデンサー、９・・
・・・・スイッチ、１０・・・・・・電圧制御発振器、
１１・・・・・・分周器。 代理人の氏名 弁理士 中 尾 敏 男 はか１名簿
１ 図 ９−スイッチ第２図
ク図、第２図は従来のＰＬＬ回路のブロック図である。 １・・・・・・位相比較器、２・・・・・・ループフィ
ルター、３・・・・・・オペアンプ、４．５．６．７・
・・・・・抵抗、８・・・・・・コンデンサー、９・・
・・・・スイッチ、１０・・・・・・電圧制御発振器、
１１・・・・・・分周器。 代理人の氏名 弁理士 中 尾 敏 男 はか１名簿
１ 図 ９−スイッチ第２図
Claims (1)
- 水平パルスを入力し水平同期信号がある間はスイッチを
オンすることにより位相比較を行なう位相比較器と、前
記位相比較器の出力を入力するループフィルターと、オ
ペアンプと、前記ループフィルターの出力端を一方に接
続しもう一方を前記オペアンプの正入力端に接続した第
１の抵抗と、前記オペアンプの負入力端を一方に接続し
もう一方を基準電位点に接続した第２の抵抗と、前記オ
ペアンプの負入力端と前記オペアンプの出力端の間に直
列に接続された第３の抵抗および第４の抵抗と、前記第
４の抵抗と並列に接続された第１のコンデンサーと、前
記第４の抵抗と並列に接続され垂直フライバック期間は
オフするスイッチと、前記オペアンプの出力を入力する
電圧制御発振器と、前記電圧制御発振器の出力を入力し
その周波数をＮ分の１に分周する分周器と、前記分周器
の出力を上記水平パルスとして前記位相比較器に入力す
るようにして構成したことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083331A JPH01255381A (ja) | 1988-04-05 | 1988-04-05 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083331A JPH01255381A (ja) | 1988-04-05 | 1988-04-05 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255381A true JPH01255381A (ja) | 1989-10-12 |
Family
ID=13799447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083331A Pending JPH01255381A (ja) | 1988-04-05 | 1988-04-05 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255381A (ja) |
-
1988
- 1988-04-05 JP JP63083331A patent/JPH01255381A/ja active Pending
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