JPH01256223A - ロード可能なリプルカウンタ - Google Patents
ロード可能なリプルカウンタInfo
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- JPH01256223A JPH01256223A JP1049708A JP4970889A JPH01256223A JP H01256223 A JPH01256223 A JP H01256223A JP 1049708 A JP1049708 A JP 1049708A JP 4970889 A JP4970889 A JP 4970889A JP H01256223 A JPH01256223 A JP H01256223A
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- 230000000295 complement effect Effects 0.000 claims abstract description 12
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 3
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 3
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 101710123675 Sodium/nucleoside cotransporter 1 Proteins 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ロード可能なリプルカウンタに係る。
従来の技術
カウンタは、逐次の入力パルスをカウントし、カウント
した値を指示する並列出力を発生する。
した値を指示する並列出力を発生する。
リプルカウンタは、通常、各グロックパルスの際にそれ
らの出力を交番するように構成されたフリップ−フロッ
プを用いている。Ｎビットのリプルカウンタは、チェー
ン状に接続されたＮ個のフリップ−フロップを用いてい
て、各フリップ−フロップの出力が互いに次のフリップ
−フロップをクロックすると共に、カウンタのＮビット
並列出力の１つのビットとして使用されるようになって
いる。このような構成のリプルカウンタがミルマンのＦ
マイクロエレクトロニック」 （マグロ−ヒル１９７９
）第２２０−２２２頁に説明されている。
らの出力を交番するように構成されたフリップ−フロッ
プを用いている。Ｎビットのリプルカウンタは、チェー
ン状に接続されたＮ個のフリップ−フロップを用いてい
て、各フリップ−フロップの出力が互いに次のフリップ
−フロップをクロックすると共に、カウンタのＮビット
並列出力の１つのビットとして使用されるようになって
いる。このような構成のリプルカウンタがミルマンのＦ
マイクロエレクトロニック」 （マグロ−ヒル１９７９
）第２２０−２２２頁に説明されている。
ロード可能なＮビットのリプルカウンタは、Ｎビットの
並列入力がロードされて、そのロードされた数でカウン
トが開始されるようになっている。公知の一般的なロー
ド可能なリプルカウンタの一例が第１図に示されており
、これについては以下で詳細に説明する。
並列入力がロードされて、そのロードされた数でカウン
トが開始されるようになっている。公知の一般的なロー
ド可能なリプルカウンタの一例が第１図に示されており
、これについては以下で詳細に説明する。
発明の構成
一般に、本発明は、フリップ−フロップ及びビットロー
ド素子を各々用いたＮビットサブ回路を有するロード可
能なＮビットリプルカウンタに関する。フリップ−フロ
ップは、クロックパルスを受け取るたびにそのフリップ
−フロップ出力を変更するように構成されており、そし
てフリップ−フロップ制御信号が与えられたときにその
出力を既知の状態へ制御するための手段を有している。
ド素子を各々用いたＮビットサブ回路を有するロード可
能なＮビットリプルカウンタに関する。フリップ−フロ
ップは、クロックパルスを受け取るたびにそのフリップ
−フロップ出力を変更するように構成されており、そし
てフリップ−フロップ制御信号が与えられたときにその
出力を既知の状態へ制御するための手段を有している。
ビットロード素子にはフリップ−フロップの出力と、カ
ウンタにロードされる多ビット数のビット入力とが入れ
られ、カウンタのビット出力が出力される。このビット
出力は、フリップ−フロップの出力及びビット入力の状
態によって制御される。
ウンタにロードされる多ビット数のビット入力とが入れ
られ、カウンタのビット出力が出力される。このビット
出力は、フリップ−フロップの出力及びビット入力の状
態によって制御される。
このようなカウンタは、その使用ゲート数が公知のロー
ド可能なリプルカウンタよりも少なく、スペース及び経
費の節約を果たす。
ド可能なリプルカウンタよりも少なく、スペース及び経
費の節約を果たす。
幾つかの好ましい実施例においては、ビットロード素子
がゲートであり（排他的ノアゲートであるのが最も好ま
しい）そして他の幾つかの好ましい実施例では、ビット
ロード素子がマルチプレクサである。このマルチプレク
サは、真及び補数のフリップ−フロップ出力を受け取る
ように接続された２つの信号入力と、マルチプレクサの
出力として真の出力又は補数出力のいずれを供給するか
を決定する制御入力とを有している。好ましい実施例で
は、最上位ビットを除くビット出力は、次の上位ビット
サブ回路に対するクロックとして働き、フリップ−フロ
ップはこれらをクリアすることによって既知に状態にセ
ットされ、そしてフリップ−フロップの出力はそのＤ入
力に接続されて、その出力の状態を交番させるようにな
っている。ゲートアレイで実施するときには、公知のリ
プルカウンタよりもネットが少なくてよい。本発明によ
るリプルカウンタを複数個用いた集積回路においては、
スペースの節約により、小さなサイズのダイを使用する
ことができる。
がゲートであり（排他的ノアゲートであるのが最も好ま
しい）そして他の幾つかの好ましい実施例では、ビット
ロード素子がマルチプレクサである。このマルチプレク
サは、真及び補数のフリップ−フロップ出力を受け取る
ように接続された２つの信号入力と、マルチプレクサの
出力として真の出力又は補数出力のいずれを供給するか
を決定する制御入力とを有している。好ましい実施例で
は、最上位ビットを除くビット出力は、次の上位ビット
サブ回路に対するクロックとして働き、フリップ−フロ
ップはこれらをクリアすることによって既知に状態にセ
ットされ、そしてフリップ−フロップの出力はそのＤ入
力に接続されて、その出力の状態を交番させるようにな
っている。ゲートアレイで実施するときには、公知のリ
プルカウンタよりもネットが少なくてよい。本発明によ
るリプルカウンタを複数個用いた集積回路においては、
スペースの節約により、小さなサイズのダイを使用する
ことができる。
本発明の他の効果及び特徴は、好ましい実施例の以下の
説明及び特許請求の範囲から容易に明らかとなろう。
説明及び特許請求の範囲から容易に明らかとなろう。
実施例
第１図には公知の一般的なロード可能なリプルカウンタ
２０が示されており、これはナントゲート２８−３８を
用いてＤ型フリップ−フロップ２２．２４．２６のセッ
ト及びクリア機能を制御し、ＬＤＯＨ％ ＬＤＩＨ，Ｌ
Ｄ２Ｈ，ＬＤＯＬｌＬＤＩＬ及びＬＤ２Ｌ入力によって
指示された３ビツト数をカウンタ２０にロードする。カ
ウンタ２０は、最下位ビットのフリップ−フロップであ
るフリップ−フロップ２２に与えられるＩＮＣＨパルス
をカウントする。各フリップ−フロップの補数出力は、
次のフリップ−フロップ（フリップ−フロップ２６を除
く）をクロックし、３ビツトカウンタ出力（ＣＮＯｌＣ
ＮＩ、ＣＮ２）のビットとして用いられ、そしてそのＤ
入力に送られる（各フリップ−フロップ２２．２４．２
６が各クロック周期のたびにその出力を交番するように
する）。この形態のカウンタは、ＤＥＣＩ５０Ａゲート
アレイライブラリを用いたゲートアレイとして実施され
るときには、各出力ビットごとに、１２個のゲート及び
８個のネット、即ち部品間の接続を有する。
２０が示されており、これはナントゲート２８−３８を
用いてＤ型フリップ−フロップ２２．２４．２６のセッ
ト及びクリア機能を制御し、ＬＤＯＨ％ ＬＤＩＨ，Ｌ
Ｄ２Ｈ，ＬＤＯＬｌＬＤＩＬ及びＬＤ２Ｌ入力によって
指示された３ビツト数をカウンタ２０にロードする。カ
ウンタ２０は、最下位ビットのフリップ−フロップであ
るフリップ−フロップ２２に与えられるＩＮＣＨパルス
をカウントする。各フリップ−フロップの補数出力は、
次のフリップ−フロップ（フリップ−フロップ２６を除
く）をクロックし、３ビツトカウンタ出力（ＣＮＯｌＣ
ＮＩ、ＣＮ２）のビットとして用いられ、そしてそのＤ
入力に送られる（各フリップ−フロップ２２．２４．２
６が各クロック周期のたびにその出力を交番するように
する）。この形態のカウンタは、ＤＥＣＩ５０Ａゲート
アレイライブラリを用いたゲートアレイとして実施され
るときには、各出力ビットごとに、１２個のゲート及び
８個のネット、即ち部品間の接続を有する。
第２図を参照すれば、リプルカウンタ４ｏは、クリア可
能なり型フリップ−フロップ４２．４４．４６と、排他
的ノアゲート４８．５０．５２とを用いている。カウン
タ４０は、ＩＮＣＨ入力として与えられるパルスをカウ
ントし、３ビット並列出力（ＣＮＴＯｌＣＮＴ Ｉ、Ｃ
ＮＴ２）を発生しそして３ビット並列入力（ＬＤＯＨ，
ＬＤＩＨ１ＬＤ２Ｈ）がロードされる。フリップ−フロ
ップ４２．４４．４６は、フリップ−フロップ制御信号
ＬＯＡＤ Ｌによってクリアされるように接続されて
いる。各フリップ−フロップ４２．４４゜４６の補数出
力は、それに対応するＤ入力に接続され、各フリップ−
フロップが各クロックパルスごとにその出力を交番させ
るようにする。フリップ−フロップ４２の真の出力は排
他的ノアゲート４８に入力され、該ゲートにはロードさ
れた数の最下位ビットＬＤＯＨも入力される。ゲート４
８の出力は、ＣＮＴＯとして出力され、フリップ−フロ
ップ４４をクロックする。フリップ−フロップ４４の真
の出力はゲート５０に入力され、該ゲートにはロードさ
れた数の第２のビット、ＬＤＩＨも入力される。ゲート
５０の出力は、ＣＮＴ １として出力され、フリップ−
フロップ４６をクロックする。フリップ−フロップ４６
の真の出力はゲート５２に入力され、該ゲートにはロー
ドされた数の第３ビツト、ＬＤ２Ｈも入力される。ゲー
ト５２の出力は、ＣＮＴ２として出力される。この形態
のカウンタは、ＤＥＣｌ ５ＧＡゲートアレイライブラ
リを用いたゲートアレイとして実施されるときには、各
出力ビットごとに、１１個のゲート及び５個のネットを
使用している。
能なり型フリップ−フロップ４２．４４．４６と、排他
的ノアゲート４８．５０．５２とを用いている。カウン
タ４０は、ＩＮＣＨ入力として与えられるパルスをカウ
ントし、３ビット並列出力（ＣＮＴＯｌＣＮＴ Ｉ、Ｃ
ＮＴ２）を発生しそして３ビット並列入力（ＬＤＯＨ，
ＬＤＩＨ１ＬＤ２Ｈ）がロードされる。フリップ−フロ
ップ４２．４４．４６は、フリップ−フロップ制御信号
ＬＯＡＤ Ｌによってクリアされるように接続されて
いる。各フリップ−フロップ４２．４４゜４６の補数出
力は、それに対応するＤ入力に接続され、各フリップ−
フロップが各クロックパルスごとにその出力を交番させ
るようにする。フリップ−フロップ４２の真の出力は排
他的ノアゲート４８に入力され、該ゲートにはロードさ
れた数の最下位ビットＬＤＯＨも入力される。ゲート４
８の出力は、ＣＮＴＯとして出力され、フリップ−フロ
ップ４４をクロックする。フリップ−フロップ４４の真
の出力はゲート５０に入力され、該ゲートにはロードさ
れた数の第２のビット、ＬＤＩＨも入力される。ゲート
５０の出力は、ＣＮＴ １として出力され、フリップ−
フロップ４６をクロックする。フリップ−フロップ４６
の真の出力はゲート５２に入力され、該ゲートにはロー
ドされた数の第３ビツト、ＬＤ２Ｈも入力される。ゲー
ト５２の出力は、ＣＮＴ２として出力される。この形態
のカウンタは、ＤＥＣｌ ５ＧＡゲートアレイライブラ
リを用いたゲートアレイとして実施されるときには、各
出力ビットごとに、１１個のゲート及び５個のネットを
使用している。
第３図を参照すれば、リプルカウンタ６０は、クリア可
能なり型フリップ−フロップ６２．６４．６６と、２対
ｌのマルチプレクサ６８．７０．７２とを用いている。
能なり型フリップ−フロップ６２．６４．６６と、２対
ｌのマルチプレクサ６８．７０．７２とを用いている。
カウンタ４０と同様に、カウンタ６０は、ＩＮＣＨ入力
として与えられるパルスをカウントし、３ビット並列出
力（ＣＮＴＯ。
として与えられるパルスをカウントし、３ビット並列出
力（ＣＮＴＯ。
ＣＮＴ１．ＣＮＴ２）を発生し、そして３ビット並列入
力（ＬＤＯＨ，ＬＤＩＨ，ＬＤ２Ｈ）がロードされる。
力（ＬＤＯＨ，ＬＤＩＨ，ＬＤ２Ｈ）がロードされる。
フリップ−フロップ６２．６４．６６は、フリップ−フ
ロップ制御信号ＬＯＡＤ Ｌによってクリアされるよ
うに接続される。フリップ−フロップ６２．６４．６６
の真の出力は、マルチプレクサ６８．７０．２２のＡ入
力に送られる。フリップ−フロップ６２．６４．６６の
補数出力は、それ自身のＤ入力に送られ（交互のフリッ
プ−フロップ出力を与えるため）そしてマルチプレクサ
６８．７０．７２のＢ入力に各々送られる。ロードされ
た数の３ビット並列入力ＬＤＯＨ１ＬＤＩＨ１ＬＤ２Ｈ
は、マルチプレクサ６８．７０及び７２の各制御人力Ｓ
に送られる。マルチプレクサ６８の出力はＣＮＴＯとし
て出力されそしてフリップ−フロップ６４のクロックと
して入力される。マルチプレクサ７０の出力はＣＮＴ
ｌとして出力されそしてフリップ−フロップ６６のクロ
ックとして入力される。マルチプレクサ７２の出力はＣ
ＮＴ２として出力される。この形態のカウンタは、ＤＥ
Ｃｌ ５ＧＡゲートアレイライブラリを用いたゲートア
レイとして実施されたときに、各出力ビットごとに、１
０個のゲート及び６個のネットを使用する。
ロップ制御信号ＬＯＡＤ Ｌによってクリアされるよ
うに接続される。フリップ−フロップ６２．６４．６６
の真の出力は、マルチプレクサ６８．７０．２２のＡ入
力に送られる。フリップ−フロップ６２．６４．６６の
補数出力は、それ自身のＤ入力に送られ（交互のフリッ
プ−フロップ出力を与えるため）そしてマルチプレクサ
６８．７０．７２のＢ入力に各々送られる。ロードされ
た数の３ビット並列入力ＬＤＯＨ１ＬＤＩＨ１ＬＤ２Ｈ
は、マルチプレクサ６８．７０及び７２の各制御人力Ｓ
に送られる。マルチプレクサ６８の出力はＣＮＴＯとし
て出力されそしてフリップ−フロップ６４のクロックと
して入力される。マルチプレクサ７０の出力はＣＮＴ
ｌとして出力されそしてフリップ−フロップ６６のクロ
ックとして入力される。マルチプレクサ７２の出力はＣ
ＮＴ２として出力される。この形態のカウンタは、ＤＥ
Ｃｌ ５ＧＡゲートアレイライブラリを用いたゲートア
レイとして実施されたときに、各出力ビットごとに、１
０個のゲート及び６個のネットを使用する。
第２図を参照して動作について説明すると、カウンタ４
０には、フリップ−フロップ制御信号ＬＯＡＤ Ｌを
肯定することにより、ＬＤＯＨ。
０には、フリップ−フロップ制御信号ＬＯＡＤ Ｌを
肯定することにより、ＬＤＯＨ。
ＬＤＩＨ及びＬ Ｄ ２ Ｈの状態によって指示された
ロードされた数がロードされる。これにより、フリップ
−フロップ４２．４４及び４６の出力がクリアされて、
ゲート４８．５０及び５２の出ツバひいては、カウンタ
出力の３つのビットＣＮＴＯ１ＣＮＴ１、ＣＮＴ２がＬ
ＤＯＨ，ＬＤＩＨ及びＬＤ２Ｈの状態によって決定され
るようにする。ＬＯＡＤ Ｌが否定されたときには、
カウンタ４０がＩＮ、ＣＨパルスをカウントする。各Ｉ
ＮＣＨパルスが受け取られるたびに、カウンタ４０のＣ
ＮＴＯビットがその現在の状態の論理ＮＯＴへと移行す
る。この移行が１からＯの場合には、カウンタチェーン
の次のビットがクロックされる。
ロードされた数がロードされる。これにより、フリップ
−フロップ４２．４４及び４６の出力がクリアされて、
ゲート４８．５０及び５２の出ツバひいては、カウンタ
出力の３つのビットＣＮＴＯ１ＣＮＴ１、ＣＮＴ２がＬ
ＤＯＨ，ＬＤＩＨ及びＬＤ２Ｈの状態によって決定され
るようにする。ＬＯＡＤ Ｌが否定されたときには、
カウンタ４０がＩＮ、ＣＨパルスをカウントする。各Ｉ
ＮＣＨパルスが受け取られるたびに、カウンタ４０のＣ
ＮＴＯビットがその現在の状態の論理ＮＯＴへと移行す
る。この移行が１からＯの場合には、カウンタチェーン
の次のビットがクロックされる。
このプロセスによりカウンタ４０の最上位ビットまで［
リプル」が伝わる。ゲート４８．５０及び５２の出力が
ＬＤＯＨ％ＬＤＩＨ及びＬ Ｄ ２ Ｈによって影響さ
れるようにするためには、ＬＤＯＨｌＬＤＩＨ及びＬ
Ｄ ２ Ｈがカウント動作中安定に保持されねばならな
い。従って、ゲート４８．５０．５２は、その各々がカ
ウンタ４０に各ビットをロードできるようにするビット
ロード素子として働く。
リプル」が伝わる。ゲート４８．５０及び５２の出力が
ＬＤＯＨ％ＬＤＩＨ及びＬ Ｄ ２ Ｈによって影響さ
れるようにするためには、ＬＤＯＨｌＬＤＩＨ及びＬ
Ｄ ２ Ｈがカウント動作中安定に保持されねばならな
い。従って、ゲート４８．５０．５２は、その各々がカ
ウンタ４０に各ビットをロードできるようにするビット
ロード素子として働く。
第３図を参照すれば、カウンタ６０は、フリップ−フロ
ップ制御信号ＬＯＡＤ Ｌを１７定することによって
ロードされ、これは、フリップ−フロップ６２．６４及
び６６の真の出力をクリアすると共に、その補数出力を
セットする。ここで、マルチプレクサ６８．７０及び７
２の出力であるカウンタ出力がＬＤＯＨ，ＬＤ Ｉ Ｈ
及びＬ Ｄ ２ Ｈの°状態によって決定され、これら
はＳマルチプレクサ入力に送られる。Ｓ入力が高レベル
である場合は、マルチプレクサ６８．７０及び７２が真
の入力を与えそしてＳ入力が低レベルである場合は、マ
ルチプレクサ６８．７０．７２が補数入力を与える。フ
リップ−フロップ制御信号ＬＯＡＤ Ｌが否定された
ときには、カウンタ６０がカウンタ４０と実質的に同じ
機能を果たし、Ｓ入力は、真又は補数のいずれの出力が
マルチプレクサ６８．７０．７２に通されるかを決定す
る。従って、マルチプレクサ６８．７０．７２は、その
各々がカウンタ６０に各ビットをロードさせるビットロ
ード素子として働く。
ップ制御信号ＬＯＡＤ Ｌを１７定することによって
ロードされ、これは、フリップ−フロップ６２．６４及
び６６の真の出力をクリアすると共に、その補数出力を
セットする。ここで、マルチプレクサ６８．７０及び７
２の出力であるカウンタ出力がＬＤＯＨ，ＬＤ Ｉ Ｈ
及びＬ Ｄ ２ Ｈの°状態によって決定され、これら
はＳマルチプレクサ入力に送られる。Ｓ入力が高レベル
である場合は、マルチプレクサ６８．７０及び７２が真
の入力を与えそしてＳ入力が低レベルである場合は、マ
ルチプレクサ６８．７０．７２が補数入力を与える。フ
リップ−フロップ制御信号ＬＯＡＤ Ｌが否定された
ときには、カウンタ６０がカウンタ４０と実質的に同じ
機能を果たし、Ｓ入力は、真又は補数のいずれの出力が
マルチプレクサ６８．７０．７２に通されるかを決定す
る。従って、マルチプレクサ６８．７０．７２は、その
各々がカウンタ６０に各ビットをロードさせるビットロ
ード素子として働く。
ロード可能なリプルカウンタ４０．６０は、公知技術の
場合よりも少数のゲート及びネットを使用し、これによ
り、スペースが節約できるという点で効果がある。本発
明による複数のリプルカウンタを用いた集積回路におい
ては、スペースの節約により、小さなサイズのダイを使
用することができる。又、本発明によるリプルカウンタ
は、セット可能なフリップ−フロップを必要とせず、簡
単で安価なフリップ−フロップを使用することができる
。
場合よりも少数のゲート及びネットを使用し、これによ
り、スペースが節約できるという点で効果がある。本発
明による複数のリプルカウンタを用いた集積回路におい
ては、スペースの節約により、小さなサイズのダイを使
用することができる。又、本発明によるリプルカウンタ
は、セット可能なフリップ−フロップを必要とせず、簡
単で安価なフリップ−フロップを使用することができる
。
本発明の範囲内で他の実施例も考えられる。
例えば、本発明は、第２図及び第３図のようなアップカ
ウンタ及びダウンカウンタの両方に適用できる。
ウンタ及びダウンカウンタの両方に適用できる。
第１図は、公知のロード可能な３ビツトリプルカウンタ
の回路図、 第２図は、本発明によるロード可能な３ビツトリプルカ
ウンタの回路図、そして 第３図は、本発明によるロード可能な３ビツトリプルカ
ウンタの別の実施例を示す回路図である。 ２０・・・ロード可能なリプルカウンタ２８−３８・・
・ナントゲート ２２．２４，２６・・・Ｄ型フリップ−フロップ４０・
・・リプルカウンタ
の回路図、 第２図は、本発明によるロード可能な３ビツトリプルカ
ウンタの回路図、そして 第３図は、本発明によるロード可能な３ビツトリプルカ
ウンタの別の実施例を示す回路図である。 ２０・・・ロード可能なリプルカウンタ２８−３８・・
・ナントゲート ２２．２４，２６・・・Ｄ型フリップ−フロップ４０・
・・リプルカウンタ
Claims (10)
- （１）ロード可能なＮビットリプルカウンタにおいて、
Ｎビットカウンタ出力の単一ビット出力を各々発生する
Ｎビットサブ回路を有し、より下位のビットのサブ回路
がその次の上位ビットのサブ回路をクロックするように
なっており、各ビットサブ回路は、 クロックパルスを受け取るたびにその出力を交番させる
ように構成されたフリップ−フロップを具備し、このフ
リップ−フロップは、フリップ−フロップ制御信号が肯
定されたときに上記フリップ−フロップの出力を既知の
状態に制御するための手段を有し、該既知の状態は、上
記制御信号が否定されるまで保たれ、そして 更に、上記フリップ−フロップの出力と、ロードされて
いる多ビット数のビット入力とを受け取ると共に、上記
カウンタのビット出力を発生するように接続されたビッ
トロード素子を具備し、上記ビット出力は、上記フリッ
プ−フロップ出力及び上記ビット入力の状態によって制
御されることを特徴とするＮビットリプルカウンタ。 - （２）上記ビットロード素子の上記ビット出力は、最上
位ビットを除き、次に上位ビットのサブ回路に対するク
ロックとして働くように接続される請求項１に記載のカ
ウンタ。 - （３）上記ビットロード素子はゲートを含む請求項１に
記載のカウンタ。 - （４）上記ビットロード素子は排他的ノアゲートを含む
請求項３に記載のカウンタ。 - （５）上記フリップ−フロップは、真の出力と補数出力
とを有し、そして 上記ビットロード素子はマルチプレクサを含み、該マル
チプレクサは、上記真の出力及び補数出力を各々受け取
るように接続された２つの信号入力と、上記ビット入力
を受け取るように接続された制御入力とを有し、上記マ
ルチプレクサは、そのビット入力の状態に基づいて上記
真の出力又は補数出力のいずれかを出力として発生する
請求項１に記載のカウンタ。 - （６）上記出力を制御する上記手段は、上記フリップ−
フロップをクリアして上記フリップ−フロップ出力を低
レベルにする手段を備えている請求項１に記載のカウン
タ。 - （７）上記フリップ−フロップの出力は、上記フリップ
−フロップのＤ入力に接続されて、その出力の状態を交
番させる請求項１に記載のカウンタ。 - （８）上記フリップ−フロップ及びビットロード素子は
、ゲートアレイとして実施される請求項１に記載のカウ
ンタ。 - （９）上記フリップ−フロップ及びビットロード素子は
、ゲートアレイとして実施される請求項４に記載のカウ
ンタ。 - （１０）上記フリップ−フロップ及びビットロード素子
は、ゲートアレイとして実施される請求項５に記載のカ
ウンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US164584 | 1988-03-07 | ||
| US07/164,584 US4891827A (en) | 1988-03-07 | 1988-03-07 | Loadable ripple counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256223A true JPH01256223A (ja) | 1989-10-12 |
| JP2639410B2 JP2639410B2 (ja) | 1997-08-13 |
Family
ID=22595153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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