JPH01259570A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH01259570A JPH01259570A JP8857188A JP8857188A JPH01259570A JP H01259570 A JPH01259570 A JP H01259570A JP 8857188 A JP8857188 A JP 8857188A JP 8857188 A JP8857188 A JP 8857188A JP H01259570 A JPH01259570 A JP H01259570A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- concentration
- thick
- finished
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
する。
（従来の技術）
一般にシリコン整流装置は、直流を源用として使われる
もので、近年、供給電源の小形化の動向に伴ない、電力
損失の少ない整流素子の要求が高い。そのためには、整
流素子自身の電圧降下に相当するＰＮ順方向電圧ｖ２が
小さいほど有利で、種々の対策が施こされている。
もので、近年、供給電源の小形化の動向に伴ない、電力
損失の少ない整流素子の要求が高い。そのためには、整
流素子自身の電圧降下に相当するＰＮ順方向電圧ｖ２が
小さいほど有利で、種々の対策が施こされている。
この櫨の従来例を第５図に示す。このものはメチ型の不
純物基板ｌを有するＮ＋ＮＰ＋接合からなり、８層２．
Ｐ 層３の両不純物層はそれぞれ不純物の熱拡散法で形
成され、その両表面に電極’１ ｐ４ｚｔ−設けたも
のである。第６図は第５図の素子の不純物濃度分布を示
す。
純物基板ｌを有するＮ＋ＮＰ＋接合からなり、８層２．
Ｐ 層３の両不純物層はそれぞれ不純物の熱拡散法で形
成され、その両表面に電極’１ ｐ４ｚｔ−設けたも
のである。第６図は第５図の素子の不純物濃度分布を示
す。
（発明が解決しようとする課題）
ＰＮ順方向電圧ｖＦを低減化するには、種々の対策がな
されているが、−船釣には第５図におけるＰ＋、 Ｎ層
層の不純物濃度大化と、その層の薄化による直列抵抗Ｒ
８の低減である。また逆方向電圧の許容範囲までのＮ／
ｆｌ！の薄化や、少数キャリアのライフタイムの向上等
が挙げられる。これらのうちＰ＋、 Ｎ層層の濃度を上
げすぎると、高不純物による応力によシ結晶欠陥が発生
し、逆方向電流の増大、素子自身の強度低下、更にはメ
サエッチングでの異常エツチング速度の増大で形状不良
を誘発する。Ｐ＋Ｎ＋ｉ＆薄くすると素子全体が薄くな
如、工程でのシリコンウニへの割れが増大し、歩留が低
下し、コスト高となる。Ｎ／ｉの薄化についても素子全
体の厚さが薄くなシ、上述と同様にシリコンウニノ・割
れが発生する。このためＰ＋、 Ｎ層層を厚くせざるを
得す、薄化の限界がある。
されているが、−船釣には第５図におけるＰ＋、 Ｎ層
層の不純物濃度大化と、その層の薄化による直列抵抗Ｒ
８の低減である。また逆方向電圧の許容範囲までのＮ／
ｆｌ！の薄化や、少数キャリアのライフタイムの向上等
が挙げられる。これらのうちＰ＋、 Ｎ層層の濃度を上
げすぎると、高不純物による応力によシ結晶欠陥が発生
し、逆方向電流の増大、素子自身の強度低下、更にはメ
サエッチングでの異常エツチング速度の増大で形状不良
を誘発する。Ｐ＋Ｎ＋ｉ＆薄くすると素子全体が薄くな
如、工程でのシリコンウニへの割れが増大し、歩留が低
下し、コスト高となる。Ｎ／ｉの薄化についても素子全
体の厚さが薄くなシ、上述と同様にシリコンウニノ・割
れが発生する。このためＰ＋、 Ｎ層層を厚くせざるを
得す、薄化の限界がある。
本発明の目的は、整流素子の順方向電圧■Ｆｔ−低減さ
せ、かつ基本特性を損なわずに達成できることによシ、
直流電源の小形化に役することを可能ならしめる。
せ、かつ基本特性を損なわずに達成できることによシ、
直流電源の小形化に役することを可能ならしめる。
本発明の半導体装置は、整流器、サイリスタ、ＧＴＯ、
）ランジスタ等に適用することができるものである。
）ランジスタ等に適用することができるものである。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、低濃度で均一濃度でありかつ厚さの薄い第１
導電型の第１の半導体層と、核層に接合され低濃度で均
一濃度でありかつ厚さの薄い第２導電型の第２の半導体
層と、核層に接合され高不純物濃度で均一濃度でありか
つ厚さの厚い第２導電型の第３の半導体層と、前記第１
の半導体層に接合され高濃度で均一濃度でありかつ厚さ
の厚い第１導電型の第４の半導体層とを具備し、整流素
子を構成することを第１の特徴とする。また本発明は、
低−度で均一濃度の第１導を型の第１の半導体基体に、
低濃度で均一濃度でありかつ厚さの薄い第２導電型の第
２の半導体層を積増し、該ノーの表面側に高濃度で均一
濃度の第２４電型の第３の半導体基体を接着し、前記第
１の半導体基体を薄化後、該基体の表面側に高濃度で均
一濃度の第１４［Ｗの第４の半導体基体を接着すること
を第２の％徴とする。
導電型の第１の半導体層と、核層に接合され低濃度で均
一濃度でありかつ厚さの薄い第２導電型の第２の半導体
層と、核層に接合され高不純物濃度で均一濃度でありか
つ厚さの厚い第２導電型の第３の半導体層と、前記第１
の半導体層に接合され高濃度で均一濃度でありかつ厚さ
の厚い第１導電型の第４の半導体層とを具備し、整流素
子を構成することを第１の特徴とする。また本発明は、
低−度で均一濃度の第１導を型の第１の半導体基体に、
低濃度で均一濃度でありかつ厚さの薄い第２導電型の第
２の半導体層を積増し、該ノーの表面側に高濃度で均一
濃度の第２４電型の第３の半導体基体を接着し、前記第
１の半導体基体を薄化後、該基体の表面側に高濃度で均
一濃度の第１４［Ｗの第４の半導体基体を接着すること
を第２の％徴とする。
即ち順方向電圧■２低減化の諸問題は前述した通９であ
るが、基本的には、まずビルトインポテンシャル（Ｂ＋
ａｉｌｔ ｉｎ Ｐｏｔｅｎｔｉａ！ ）を下げる。そ
れには、ＰＮ接合におけるＰ、Ｎ両層の不純物ａ度を下
げることであるが、注入キャリアが少なくなること、直
列抵抗の増大、オーミックコンタクト性の面から、接合
以外の半導体部分にＰ、Ｎ層を設け、適切な不純物濃度
を上げる。即ちＰＮ構造→Ｐ”ＮＮ＋構造→Ｐ＋ＰＮ
Ｎ＋槽構造望ましい。
るが、基本的には、まずビルトインポテンシャル（Ｂ＋
ａｉｌｔ ｉｎ Ｐｏｔｅｎｔｉａ！ ）を下げる。そ
れには、ＰＮ接合におけるＰ、Ｎ両層の不純物ａ度を下
げることであるが、注入キャリアが少なくなること、直
列抵抗の増大、オーミックコンタクト性の面から、接合
以外の半導体部分にＰ、Ｎ層を設け、適切な不純物濃度
を上げる。即ちＰＮ構造→Ｐ”ＮＮ＋構造→Ｐ＋ＰＮ
Ｎ＋槽構造望ましい。
Ｐ＋、 Ｎ層層の不純物濃度は、必要以上に高めると前
記のような諸問題が発生する。また熱拡散法では、表面
から深さ方向にガラス型の不純物謎度分布（第６図）を
もつため、第５図の直列抵抗Ｒｓａ＜Ωｃｒｎ２）は次
式で与えられる。
記のような諸問題が発生する。また熱拡散法では、表面
から深さ方向にガラス型の不純物謎度分布（第６図）を
もつため、第５図の直列抵抗Ｒｓａ＜Ωｃｒｎ２）は次
式で与えられる。
ここでＸｉは接合深さ、ｑは電子の電荷、μ（ｐ）は不
純物の易動度、ＮｓＰはプロファイルの表面濃度、Ｄは
拡散係数、ｔは拡散時間、ＮＢは基板のは度、Ｘはｐ
層表面から見た深さである。
純物の易動度、ＮｓＰはプロファイルの表面濃度、Ｄは
拡散係数、ｔは拡散時間、ＮＢは基板のは度、Ｘはｐ
層表面から見た深さである。
一方、第２図の如きステップ状の高濃度ユニフォーム層
での直列抵抗ＲｓＵは が与えられる。ここでＸＪは一定、Ｎｓｐハ８〜１０と
すると、（１）式のがウス型不純物−度分布では、Ｒｓ
ｏ〜ｌ０Ｒ８，と大きい。このため人面濃度全上げざる
を得す、前記の諸問題を誘発し限界がある。
での直列抵抗ＲｓＵは が与えられる。ここでＸＪは一定、Ｎｓｐハ８〜１０と
すると、（１）式のがウス型不純物−度分布では、Ｒｓ
ｏ〜ｌ０Ｒ８，と大きい。このため人面濃度全上げざる
を得す、前記の諸問題を誘発し限界がある。
従って本発明ではＰ層、Ｎ層を、高濃度（ガウス型の表
面濃度よシ低い）ユニフォーム層とし、これの形成法と
して接着法にて接合することを特徴とする。
面濃度よシ低い）ユニフォーム層とし、これの形成法と
して接着法にて接合することを特徴とする。
次にＰ、Ｎ−層の厚ざは、注入少数キャリアの拡散長り
以下でないとＶＦ低減の効果が出ない。このため本発明
では、Ｎ−のシリコン基板に、薄いＰ ／１をいわゆる
エピタキシャル法で形成し、Ｎ＆板側にＮ層層を、Ｐ層
にはＰ＋層をそれぞれ前記の如く接着法で接合する。
以下でないとＶＦ低減の効果が出ない。このため本発明
では、Ｎ−のシリコン基板に、薄いＰ ／１をいわゆる
エピタキシャル法で形成し、Ｎ＆板側にＮ層層を、Ｐ層
にはＰ＋層をそれぞれ前記の如く接着法で接合する。
Ｐ層幅ＷＰ＃ Ｎ−層幅ＷＮは、逆方向電圧との兼ね合
いで決まるが、極力ＷＰ＜Ｌｎ、ＷＮ＜ＬＰ（Ｌｎ、Ｌ
Ｐはキャリアの拡散長）の条件にするため、いわゆるリ
ーチスルーｆｊｌ （Ｒｅａｃｈ Ｔｈｒｏｕｇｈ Ｔ
ｙｐｅ ）（逆バイアス時に空乏層が反対側の層にぶつ
かる）とする。
いで決まるが、極力ＷＰ＜Ｌｎ、ＷＮ＜ＬＰ（Ｌｎ、Ｌ
Ｐはキャリアの拡散長）の条件にするため、いわゆるリ
ーチスルーｆｊｌ （Ｒｅａｃｈ Ｔｈｒｏｕｇｈ Ｔ
ｙｐｅ ）（逆バイアス時に空乏層が反対側の層にぶつ
かる）とする。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成図、第２図は同構成の不純物濃度分
布図である。第１図において１１は前述のＰ層、１２は
ＰＭ、ｚｓはＰ＋層。
図は同実施例の構成図、第２図は同構成の不純物濃度分
布図である。第１図において１１は前述のＰ層、１２は
ＰＭ、ｚｓはＰ＋層。
１４はＮ層、１５．．１５１は電極である。第２図にお
いてＮＤはＮ−Ｎ１１の濃度、ＮＡは２層１２の濃度、
ＮＡは２層１３の濃度、ＮＤはＮ層１４の濃度である。
いてＮＤはＮ−Ｎ１１の濃度、ＮＡは２層１２の濃度、
ＮＡは２層１３の濃度、ＮＤはＮ層１４の濃度である。
この図を見ても分かる通シ、Ｐ、「部はリーチスルー型
で薄いから、抵抗小で、ＶｙＪＸである。
で薄いから、抵抗小で、ＶｙＪＸである。
第３因は第１図の製造工程の一例である。まずＮ−基板
となる約２Ｘ１０１２／口５のリンドープのシリコンミ
ラーウェハ（厚さ約４００μ）１１に。
となる約２Ｘ１０１２／口５のリンドープのシリコンミ
ラーウェハ（厚さ約４００μ）１１に。
２層１２をエピタキ７ヤル法にて厚さ８〜１０μ形成す
る（第３図（ａ））。次に２層１２の表面側に。
る（第３図（ａ））。次に２層１２の表面側に。
約５ Ｘ １０１９／ ｃｍ’のボロンドープのＰ＋シ
リコンミラーウェハ（厚さ約４００μ）１３を（第３図
（ｂ））、いわゆる接着法で接着する。この接着はｌ１
００ＣＸ２時間、０２／Ｎ２＝ １／４の条件で行なっ
た（第３図（Ｃ））。次にＮ−基板１１の表面を＃１０
００ラツピング及びミラーラクビングを行ない、Ｎ／ｄ
ｌｌは１５土５μ仕上げとする（第３図（ψ〕。この仕
上げ面に、約５ Ｘ １０”／ ｃｍ−３リンドーノの
Ｎ＋シリコンミラーウェハ（厚さ約４００μ）１４を同
様に接着法で接着した（第３図（ｅ））。これを、両面
４Ｐ１０００ラツピングによシ仕上げ４約２２０μに仕
上げ（第３図（ｆ） ） 、かつ両表面に電極１５Ｉ。
リコンミラーウェハ（厚さ約４００μ）１３を（第３図
（ｂ））、いわゆる接着法で接着する。この接着はｌ１
００ＣＸ２時間、０２／Ｎ２＝ １／４の条件で行なっ
た（第３図（Ｃ））。次にＮ−基板１１の表面を＃１０
００ラツピング及びミラーラクビングを行ない、Ｎ／ｄ
ｌｌは１５土５μ仕上げとする（第３図（ψ〕。この仕
上げ面に、約５ Ｘ １０”／ ｃｍ−３リンドーノの
Ｎ＋シリコンミラーウェハ（厚さ約４００μ）１４を同
様に接着法で接着した（第３図（ｅ））。これを、両面
４Ｐ１０００ラツピングによシ仕上げ４約２２０μに仕
上げ（第３図（ｆ） ） 、かつ両表面に電極１５Ｉ。
１５２をメツキ法で形成しく第３図（ｇ） ） 、更に
５．９φのメサ形状に仕上げた（第３図（ｈ））。この
素子を、ディスク及びリードを半田を介してマウントし
、本発明による整流素子のユニットを得た。
５．９φのメサ形状に仕上げた（第３図（ｈ））。この
素子を、ディスク及びリードを半田を介してマウントし
、本発明による整流素子のユニットを得た。
第４図は本発明によった整流素子二ニットのＶ、 −Ｊ
、 （順方向電流密度）％性Ａを従来法Ｂと同一ペレッ
トサイズ、ユニットのもので比較したものである。従来
法Ｂのペレットは、Ｐ十ＮＮ＋構造で、Ｐ 不純物拡散
層約９５μ、Ｐ 表面濃度的８ Ｘ １０”／ ｃｍ’
、Ｎ層は約４０μ、不純物濃度的１０／ｃｍ、及びＮ
不純物拡散層約９０μ、Ｎ表面ａ度約２Ｘ１０／ｃＴｎ
である。第４図の従来法の特性Ｂよシ、本発明によった
特性Ａが、Ｊｙ”３Ａ／震２付近で約０．１４ Ｖの大
幅なＶ２の低減が得られている。本効果によって、ペレ
ットサイズの縮少によるコスト低減化と、供給直流電源
の外装の小形化が実現できることを示唆している。
、 （順方向電流密度）％性Ａを従来法Ｂと同一ペレッ
トサイズ、ユニットのもので比較したものである。従来
法Ｂのペレットは、Ｐ十ＮＮ＋構造で、Ｐ 不純物拡散
層約９５μ、Ｐ 表面濃度的８ Ｘ １０”／ ｃｍ’
、Ｎ層は約４０μ、不純物濃度的１０／ｃｍ、及びＮ
不純物拡散層約９０μ、Ｎ表面ａ度約２Ｘ１０／ｃＴｎ
である。第４図の従来法の特性Ｂよシ、本発明によった
特性Ａが、Ｊｙ”３Ａ／震２付近で約０．１４ Ｖの大
幅なＶ２の低減が得られている。本効果によって、ペレ
ットサイズの縮少によるコスト低減化と、供給直流電源
の外装の小形化が実現できることを示唆している。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば本発明の構成は実施例とは専１！型が逆で
もよい。
ある。例えば本発明の構成は実施例とは専１！型が逆で
もよい。
［発明の効果コ
以上説明した如く本発明によれば、ＰＮ順方向電圧の低
減、ペレットサイズの縮少、供給直流電源の小形化が可
能となる等の利点を有した半導体装置が提供できるもの
である。
減、ペレットサイズの縮少、供給直流電源の小形化が可
能となる等の利点を有した半導体装置が提供できるもの
である。
第１囚は本発明の一実施例の構成図、第２図は同構成の
不純物濃度分布図、第３図は同構成の１１゛・・Ｎ−基
板、１２・・・Ｐ層、１３・・・Ｐ＋層、１４・・・Ｎ
層層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第６図
不純物濃度分布図、第３図は同構成の１１゛・・Ｎ−基
板、１２・・・Ｐ層、１３・・・Ｐ＋層、１４・・・Ｎ
層層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第６図
Claims (2)
- （１）低濃度で均一濃度でありかつ厚さの薄い第１導電
型の第１の半導体層と、該層に接合され低濃度で均一濃
度でありかつ厚さの薄い第２導電型の第２の半導体層と
、該層に接合され高不純物濃度で均一濃度でありかつ厚
さの厚い第２導電型の第３の半導体層と、前記第１の半
導体層に接合され高濃度で均一濃度でありかつ厚さの厚
い第１導電型の第４の半導体層とを具備し、整流素子を
構成することを特徴とする半導体装置。 - （２）低濃度で均一濃度の第１導電型の第１の半導体基
体に、低濃度で均一濃度でありかつ厚さの薄い第２導電
型の第２の半導体層を積層し、該層の表面側に高濃度で
均一濃度の第２導電型の第３の半導体基体を接着し、前
記第１の半導体基体を薄化後、該基体の表面側に高濃度
で均一濃度の第１導電型の第４の半導体基体を接着した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8857188A JPH01259570A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8857188A JPH01259570A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259570A true JPH01259570A (ja) | 1989-10-17 |
Family
ID=13946552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8857188A Pending JPH01259570A (ja) | 1988-04-11 | 1988-04-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259570A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466303A (en) * | 1994-03-25 | 1995-11-14 | Nippondenso Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US5650354A (en) * | 1993-11-09 | 1997-07-22 | Nippondenso Co., Ltd. | Method for producing semiconductor device |
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| DE102016013541A1 (de) * | 2016-11-14 | 2018-05-17 | 3 - 5 Power Electronics GmbH | lll-V-Halbleiterdiode |
| JP2018107441A (ja) * | 2016-12-17 | 2018-07-05 | ３−５ パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング３−５ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ＧｍｂＨ | ｐ＋基板、ｐ−層、ｎ−層および第３の層から成る層スタックの製造方法 |
| CN113314414A (zh) * | 2021-06-29 | 2021-08-27 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种低功耗超快恢复整流二极管的制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145577A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Production of semiconductor rectifier |
-
1988
- 1988-04-11 JP JP8857188A patent/JPH01259570A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145577A (en) * | 1977-05-25 | 1978-12-18 | Hitachi Ltd | Production of semiconductor rectifier |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650354A (en) * | 1993-11-09 | 1997-07-22 | Nippondenso Co., Ltd. | Method for producing semiconductor device |
| US5466303A (en) * | 1994-03-25 | 1995-11-14 | Nippondenso Co., Ltd. | Semiconductor device and manufacturing method therefor |
| WO2011093472A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| US9142463B2 (en) | 2010-01-29 | 2015-09-22 | Fuji Electric Co., Ltd. | Semiconductor device |
| DE102016013541A1 (de) * | 2016-11-14 | 2018-05-17 | 3 - 5 Power Electronics GmbH | lll-V-Halbleiterdiode |
| JP2018107441A (ja) * | 2016-12-17 | 2018-07-05 | ３−５ パワー エレクトロニクス ゲゼルシャフト ミット ベシュレンクテル ハフツング３−５ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ＧｍｂＨ | ｐ＋基板、ｐ−層、ｎ−層および第３の層から成る層スタックの製造方法 |
| CN108346576A (zh) * | 2016-12-17 | 2018-07-31 | 3-5电力电子有限责任公司 | 由p+衬底、p-层、n-层和第三层构成的层堆叠的制造方法 |
| CN108346576B (zh) * | 2016-12-17 | 2021-03-16 | 3-5电力电子有限责任公司 | 由p+衬底、p-层、n-层和第三层构成的层堆叠的制造方法 |
| CN113314414A (zh) * | 2021-06-29 | 2021-08-27 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种低功耗超快恢复整流二极管的制造方法 |
| CN113314414B (zh) * | 2021-06-29 | 2024-03-26 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种低功耗超快恢复整流二极管的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8501580B2 (en) | Process of fabricating semiconductor device with low capacitance for high-frequency circuit protection | |
| US9202888B2 (en) | Trench high electron mobility transistor device | |
| US7112465B2 (en) | Fabrication methods for ultra thin back-illuminated photodiode array | |
| JP6771131B2 (ja) | Ｉｉｉ−ｖ族半導体ダイオード | |
| JPH03250670A (ja) | 半導体装置及びその製造方法 | |
| US20050221541A1 (en) | Ultra thin back-illuminated photodiode array fabrication methods | |
| CN109545842B (zh) | 碳化硅器件终端结构及其制作方法 | |
| CN104167389B (zh) | 带有玻璃基板的半导体器件及其制造方法 | |
| TW201230149A (en) | Semiconductor device and its fabricating method | |
| US20180076090A1 (en) | Methods for producing semiconductor devices | |
| JP2018107441A (ja) | ｐ＋基板、ｐ−層、ｎ−層および第３の層から成る層スタックの製造方法 | |
| CN107146813A (zh) | 半导体装置 | |
| US20170133465A1 (en) | Method of Forming a Semiconductor Device and Semiconductor Device | |
| US4524376A (en) | Corrugated semiconductor device | |
| JPH01259570A (ja) | 半導体装置及びその製造方法 | |
| JPS5929469A (ja) | 半導体装置 | |
| US20180138120A1 (en) | Semiconductor Device with Metallization Structure on Opposite Sides of a Semiconductor Portion | |
| CN102064181B (zh) | 基于soi材料的可抑制埋氧化层界面暗电流的ccd | |
| US20030218230A1 (en) | Semiconductor device and manufacturing method therefor | |
| JPH0846221A (ja) | 半導体装置及びその製造方法 | |
| JP2010050315A (ja) | ショットキーバリアダイオード | |
| JPS58206174A (ja) | メサ型半導体装置およびその製造方法 | |
| JP5201659B2 (ja) | 太陽電池セル用バイパスダイオードの製造方法 | |
| CN104124236B (zh) | 桥式整流器以及其制造方法 | |
| JP4778176B2 (ja) | 半導体装置および製造方法 |