JPH01259622A - 論理回路 - Google Patents
論理回路Info
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- JPH01259622A JPH01259622A JP63087141A JP8714188A JPH01259622A JP H01259622 A JPH01259622 A JP H01259622A JP 63087141 A JP63087141 A JP 63087141A JP 8714188 A JP8714188 A JP 8714188A JP H01259622 A JPH01259622 A JP H01259622A
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- JP
- Japan
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- transistor
- field effect
- effect transistor
- logic circuit
- circuit
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速論理回路に係り、特に負荷を駆動するの
に好適な論理回路に関する。
に好適な論理回路に関する。
従来の高速論理回路では、たとえば第７図のようなエミ
ッタ結合論理回路（ＥＣＬ）が用いられている。本回路
において、負荷駆動能力はトランジスタ１０３と抵抗７
０２で構成されるエミッタフォロア回路により決定され
る。この回路は出力ＶＯＬＩＴが立上り時には１−ラン
ジスタ１０３が低抵抗状態になるのでプルダウン抵抗７
０２に関係なく高速に動作する。しかし、出力Ｖ ０Ｉ
ＪＴが立下がるときの遅延時間は主として負荷容）＋１
７０３とプルダウン抵抗７０２の時定数により決定され
、１−ランジスタの高性能化だけで遅延時間を改善する
ことが困難になってきている。
ッタ結合論理回路（ＥＣＬ）が用いられている。本回路
において、負荷駆動能力はトランジスタ１０３と抵抗７
０２で構成されるエミッタフォロア回路により決定され
る。この回路は出力ＶＯＬＩＴが立上り時には１−ラン
ジスタ１０３が低抵抗状態になるのでプルダウン抵抗７
０２に関係なく高速に動作する。しかし、出力Ｖ ０Ｉ
ＪＴが立下がるときの遅延時間は主として負荷容）＋１
７０３とプルダウン抵抗７０２の時定数により決定され
、１−ランジスタの高性能化だけで遅延時間を改善する
ことが困難になってきている。
そこで、それを改善するものとして、第７図のプルダウ
ン抵抗７０２をｐ−ＭＯＳトランジスタで置き換えた第
６図のような回路が特開昭６１−１７４８１４に述べら
れている。しかし本回路は、プルダウン回路としてｐ
−Ｍ ＯＳ トランジスタのソースフォロアを用いてい
るため負荷駆動能力があまり大きくなく、遅延時間の改
善が充分でない。
ン抵抗７０２をｐ−ＭＯＳトランジスタで置き換えた第
６図のような回路が特開昭６１−１７４８１４に述べら
れている。しかし本回路は、プルダウン回路としてｐ
−Ｍ ＯＳ トランジスタのソースフォロアを用いてい
るため負荷駆動能力があまり大きくなく、遅延時間の改
善が充分でない。
上記従来技術は上述のように負荷駆動能力が小さく、ま
た外部から供給される電源、とくに第６図においてｐ−
Ｍｏ５＋−ランジスタロ０１につながる電源ＶＴＴの変
動やｐ−ＭＯＳトランジスタ６０１のしきい電圧（ＶＴ
Ｉυのばらつきにより遅延時間が変化する。これはＭＯ
Ｓトランジスタの動作点＜Ｖｄｓ、 Ｖｇｓ）が前記原
因によりずれ、ドレイン・ソース間のインピーダンスが
変化するためである。したがって、前記ＶＴＴの変動や
しきい電圧のばらつきがある程度大きくなると前記遅延
時間の変化を無視することができなくなってくる。
た外部から供給される電源、とくに第６図においてｐ−
Ｍｏ５＋−ランジスタロ０１につながる電源ＶＴＴの変
動やｐ−ＭＯＳトランジスタ６０１のしきい電圧（ＶＴ
Ｉυのばらつきにより遅延時間が変化する。これはＭＯ
Ｓトランジスタの動作点＜Ｖｄｓ、 Ｖｇｓ）が前記原
因によりずれ、ドレイン・ソース間のインピーダンスが
変化するためである。したがって、前記ＶＴＴの変動や
しきい電圧のばらつきがある程度大きくなると前記遅延
時間の変化を無視することができなくなってくる。
本発明の目的は、負荷駆動能力が大きく、かつ。
たとえば前記Ｖｔｔの変動やしきい電圧のばらつき等の
種々の動作条件変動に対して遅延時間の変化が小さい回
路を提供することにある。
種々の動作条件変動に対して遅延時間の変化が小さい回
路を提供することにある。
上記目的は、まずプルダウン回路としてインバータ構成
の電界効果トランジスタを用いることにより達成される
。さらに、前記電界効果トランジスタに接続された電源
の変動やしきい電圧値に応じて出力信号レベルおよびグ
ー１−１１ｉ圧（Ｖｇｓ）を変化させるための信号レベ
ル調整回路を設けることにより達成される。
の電界効果トランジスタを用いることにより達成される
。さらに、前記電界効果トランジスタに接続された電源
の変動やしきい電圧値に応じて出力信号レベルおよびグ
ー１−１１ｉ圧（Ｖｇｓ）を変化させるための信号レベ
ル調整回路を設けることにより達成される。
インバータ構成のプルダウン回路は、出力信号の立下が
り時に負荷容量に蓄積された電荷を高速に放電する働き
をする。さらに信号レベル調整回路は、′ｒｌ！界効果
１〜ランジスタの動作点（Ｖａｓ。
り時に負荷容量に蓄積された電荷を高速に放電する働き
をする。さらに信号レベル調整回路は、′ｒｌ！界効果
１〜ランジスタの動作点（Ｖａｓ。
Ｖｇｓ）を一定に保つように動作する。これによって、
出力信号の立下がり時間を高速化でき、さらに遅延時間
の変動を小さくすることが可能となる。
出力信号の立下がり時間を高速化でき、さらに遅延時間
の変動を小さくすることが可能となる。
以下、本発明の一実施例を図面を参照しながら説明する
。
。
第１図は、本発明の概念を示すもので、論理部１０１と
負荷駆動部１０７及び信号レベル調整回路１０２から構
成されている。入力イｎ号ＶＩＮは論理部１０１に入力
され、その出力信号１０５はエミッタフォロアトランジ
スタ１０３のベースに接続され、エミッタ側が出力信号
ＶｏｕＴになっているる。プルダウン回路は電界効果ト
ランジスタ（ＦＥＴ）１０４４”構成され、ゲー１へ信
号線１０６は論理部１０１につながれている。Ｆ １’
： Ｔの終端電源ＶＴＴは信号レベル調整回路１０２に
つながれ、信号レベルをコン１−ロールする制御線１０
８が論理部１０１．に接続されている。また本構成にお
いて、Ｆ Ｆ ’ｒ Ｉ ０４がｒ】チャネル型ｐ’
ｐ： ’ｒの場合は、信号線１０５，１０６を互いに逆
相関係とし、ソース電極を終端Ｔｌｉ源ＶＴＴにつなげ
、ドレイン電極をトランジスタ１０３のエミッタにつな
げるようにする。一方、ｐチャネル型１・’ Ｅ Ｔの
場合は、信号線１０５．１０６を互いに同相関係とし、
ドレイン電極を終端′電源ＶＴＴにつなげ、ソース電極
をトランジスタ１０３のエミッタにつなげるようにする
。
負荷駆動部１０７及び信号レベル調整回路１０２から構
成されている。入力イｎ号ＶＩＮは論理部１０１に入力
され、その出力信号１０５はエミッタフォロアトランジ
スタ１０３のベースに接続され、エミッタ側が出力信号
ＶｏｕＴになっているる。プルダウン回路は電界効果ト
ランジスタ（ＦＥＴ）１０４４”構成され、ゲー１へ信
号線１０６は論理部１０１につながれている。Ｆ １’
： Ｔの終端電源ＶＴＴは信号レベル調整回路１０２に
つながれ、信号レベルをコン１−ロールする制御線１０
８が論理部１０１．に接続されている。また本構成にお
いて、Ｆ Ｆ ’ｒ Ｉ ０４がｒ】チャネル型ｐ’
ｐ： ’ｒの場合は、信号線１０５，１０６を互いに逆
相関係とし、ソース電極を終端Ｔｌｉ源ＶＴＴにつなげ
、ドレイン電極をトランジスタ１０３のエミッタにつな
げるようにする。一方、ｐチャネル型１・’ Ｅ Ｔの
場合は、信号線１０５．１０６を互いに同相関係とし、
ドレイン電極を終端′電源ＶＴＴにつなげ、ソース電極
をトランジスタ１０３のエミッタにつなげるようにする
。
本実施例では、信号レベル調整回路１０２は終端電源Ｖ
ＴＴの変動にあわせて、信号線１−０５ 。
ＴＴの変動にあわせて、信号線１−０５ 。
１０６の電位を同程度変化させるような働きをする。そ
の結果、出力信号ＶＯＵＴと終端電源ＶＴＴ間の電位差
、βい替えればＦＥＴｌ０ＩＩのトレイン・ソース間電
圧（Ｖｄｓ）はＶＴＴの変動に対して一定に保つことが
できる。同様に、ＦＥ’ｒ１０４のゲート・ソース間電
圧（ｖｇｓ）も一定に保たれる。こ才しにより、ＦＩ’
ｊＴ１０／Ｉの動作点（Ｖａｓ、 Ｖ−ｓ）がＶＴＴの
変動によりずれることがなくなるため、出力信号ＶＯＩ
ＪＴの立下がり時におけるドレイン・ソース間のインピ
ーダンスを低く保つことができる。したがって、出力信
号Ｖ ＯＵ丁の遅延時間を終錦１電源■丁Ｔの変！ｌシ
Ｊに対してほぼ一定に保つことができる。
の結果、出力信号ＶＯＵＴと終端電源ＶＴＴ間の電位差
、βい替えればＦＥＴｌ０ＩＩのトレイン・ソース間電
圧（Ｖｄｓ）はＶＴＴの変動に対して一定に保つことが
できる。同様に、ＦＥ’ｒ１０４のゲート・ソース間電
圧（ｖｇｓ）も一定に保たれる。こ才しにより、ＦＩ’
ｊＴ１０／Ｉの動作点（Ｖａｓ、 Ｖ−ｓ）がＶＴＴの
変動によりずれることがなくなるため、出力信号ＶＯＩ
ＪＴの立下がり時におけるドレイン・ソース間のインピ
ーダンスを低く保つことができる。したがって、出力信
号Ｖ ＯＵ丁の遅延時間を終錦１電源■丁Ｔの変！ｌシ
Ｊに対してほぼ一定に保つことができる。
さらに、イ、７１号レベル調整回路１０２にＦ＋ミＴ
］ ０４のしきい電圧（ＶＴＩＩ）を感知できるように
して、そのしきい電圧のばらつきに応じて信号線１０５
゜１０６の電位を同程度変化させる機能を持たせること
により、■ｒ■のばらつきによる動作点の変動を抑える
ことができろ。したがって、上記と同様に出力信号ＶＯ
ＵＴの遅延時間をＶＴＩＩのばら一〕きに対してほぼ一
定に保つことができる。
］ ０４のしきい電圧（ＶＴＩＩ）を感知できるように
して、そのしきい電圧のばらつきに応じて信号線１０５
゜１０６の電位を同程度変化させる機能を持たせること
により、■ｒ■のばらつきによる動作点の変動を抑える
ことができろ。したがって、上記と同様に出力信号ＶＯ
ＵＴの遅延時間をＶＴＩＩのばら一〕きに対してほぼ一
定に保つことができる。
以上のことから、本実施例によれば終端ｒ３ ｉｐ；ｊ
ＶＴＴ変動やしきい電圧のばらつきによって起こる遅延
時間の変動を小さくすることができる。
ＶＴＴ変動やしきい電圧のばらつきによって起こる遅延
時間の変動を小さくすることができる。
なお第１図において、信号レベル調′啓回路＋０２を設
けない構成も本発明に含まれる。具体的には。
けない構成も本発明に含まれる。具体的には。
第８図に示すようなものである。これは第７図に示され
ている＋４ ＣＩ、回路に本発明を適用した１）ので、
負荷駆動部がエミッタフォロア１−ランジスタ１０３と
ｎ −Ｍ ＯＳ トランジスタ２０２で構成されている
ものである。このとき、インバータ構成のｎ −Ｍ Ｏ
Ｓ トランジスタ２０２は、出力信号ＶＯＵＴが立−ド
がるときに負荷容歓に蓄積された電荷を高速に放電する
働きをするため、負荷駆動能力を大きくすることができ
る。さらにこのことは、以下に述べる各種の実施例にお
いても同様である。
ている＋４ ＣＩ、回路に本発明を適用した１）ので、
負荷駆動部がエミッタフォロア１−ランジスタ１０３と
ｎ −Ｍ ＯＳ トランジスタ２０２で構成されている
ものである。このとき、インバータ構成のｎ −Ｍ Ｏ
Ｓ トランジスタ２０２は、出力信号ＶＯＵＴが立−ド
がるときに負荷容歓に蓄積された電荷を高速に放電する
働きをするため、負荷駆動能力を大きくすることができ
る。さらにこのことは、以下に述べる各種の実施例にお
いても同様である。
第２図は、より具体的な回路について本発明の実施例を
示したものである。本実施例は、特開昭６０−９１７２
１で述べられている高速論理回路に対して本発明を適用
したものである。したがって、論理動作自体の詳しい説
明については省略する。第２図において、エミッタフォ
ロアトランジスタ１０３とｎ −Ｍ ＯＳ トランジス
タ２０２で構成される負債駆動回路は第１図で示される
負荷駆動回路１０７に対応し、固定的なバイアス電位Ｖ
［１Ｆをゲート電位とするｎ −Ｍ ＯＳ トランジス
タ２０１は信号レベル調整回路１０２に対応している。
示したものである。本実施例は、特開昭６０−９１７２
１で述べられている高速論理回路に対して本発明を適用
したものである。したがって、論理動作自体の詳しい説
明については省略する。第２図において、エミッタフォ
ロアトランジスタ１０３とｎ −Ｍ ＯＳ トランジス
タ２０２で構成される負債駆動回路は第１図で示される
負荷駆動回路１０７に対応し、固定的なバイアス電位Ｖ
［１Ｆをゲート電位とするｎ −Ｍ ＯＳ トランジス
タ２０１は信号レベル調整回路１０２に対応している。
本構成において、ｎ −Ｍ ＯＳ トランジスタ２０１
とレベルシフト抵抗２ｏ３とからなる回路部のゲインが
ほぼ１になるように、ｎ−ＭＯＳトランジスタ２０１の
ｇ ｒｎとレベルシフ１〜抵抗２０３の値を設定するこ
とにより、終端ｍ源ＶＴＴの変！Ｉ！！＋ 鼠に応じて
信号線１０８の電位を変化させることができる。このと
き、信号ａ１０８の電位変化は直接。
とレベルシフト抵抗２ｏ３とからなる回路部のゲインが
ほぼ１になるように、ｎ−ＭＯＳトランジスタ２０１の
ｇ ｒｎとレベルシフ１〜抵抗２０３の値を設定するこ
とにより、終端ｍ源ＶＴＴの変！Ｉ！！＋ 鼠に応じて
信号線１０８の電位を変化させることができる。このと
き、信号ａ１０８の電位変化は直接。
抵抗２０６，２０７や２０８を通してトランジスタ２０
４，２０５のコレクタにつながる信号線１０５．１−０
６に伝達される。よって、第１図で述べたと同様に、出
力信号ＶＯＲと終端電源ＶＴＴ間の電位差や信号線１０
６と終端電源ＶＴＴ間の電位差、言い替えれば、ｎ−Ｍ
ｏ５トランジスタ２０２のドレイン・ソース間電圧（Ｖ
ｄｓ）やゲート・ソース間電圧（Ｖｔｓ）を終端電源Ｖ
ＴＴの変動に対して一定に保つことができる。これによ
り、ｎ−ＭＯ３＋−ランジスタ２０２の”ａ’ｊＪ作点
（Ｖａｓ、Ｖｔｓ）は終端ｔ１！源ＶＴＴの変動により
ずれることがなくなるため、出力信号ＶＯＲの立下がり
時におけるトレイン・ソース間のインピーダンスが低く
保たれる。
４，２０５のコレクタにつながる信号線１０５．１−０
６に伝達される。よって、第１図で述べたと同様に、出
力信号ＶＯＲと終端電源ＶＴＴ間の電位差や信号線１０
６と終端電源ＶＴＴ間の電位差、言い替えれば、ｎ−Ｍ
ｏ５トランジスタ２０２のドレイン・ソース間電圧（Ｖ
ｄｓ）やゲート・ソース間電圧（Ｖｔｓ）を終端電源Ｖ
ＴＴの変動に対して一定に保つことができる。これによ
り、ｎ−ＭＯ３＋−ランジスタ２０２の”ａ’ｊＪ作点
（Ｖａｓ、Ｖｔｓ）は終端ｔ１！源ＶＴＴの変動により
ずれることがなくなるため、出力信号ＶＯＲの立下がり
時におけるトレイン・ソース間のインピーダンスが低く
保たれる。
したがって、論理回路の遅延時間を終端′電源■Ｔｒの
変動に対してほぼ一定に保つことができる。
変動に対してほぼ一定に保つことができる。
さらに、ｎ −Ｍ ＯＳ トランジスタ２０１ 、２０
２を半導体チップ内で近接して配置することにより。
２を半導体チップ内で近接して配置することにより。
ｎ −Ｍ ＯＳ トランジスタ２０１，２０２のしきい
電圧（ｖｌ・＋＋）を等しくすることができる。よって
、Ｖｌ、１のチップ間ばらつきやある程度のチップ内ば
らつきが有っても、前述したｕ’ｊ１作原理にもとづい
て、ｎ −Ｍ ＯＳ ｌ−ランジスタ２０２の動作点が
安定に保たれる。したがって、上記と同様に論理回路の
遅延時間をＶＴＨのばらつきに対してほぼ一定に保つこ
とができる。
電圧（ｖｌ・＋＋）を等しくすることができる。よって
、Ｖｌ、１のチップ間ばらつきやある程度のチップ内ば
らつきが有っても、前述したｕ’ｊ１作原理にもとづい
て、ｎ −Ｍ ＯＳ ｌ−ランジスタ２０２の動作点が
安定に保たれる。したがって、上記と同様に論理回路の
遅延時間をＶＴＨのばらつきに対してほぼ一定に保つこ
とができる。
以上のことから、本実施例によっても終端電源ＶＴＴの
変！１ｌｌｌ〕やしきい電圧のばらつきによって起こる
遅延時間の変動を小さくすることができる。
変！１ｌｌｌ〕やしきい電圧のばらつきによって起こる
遅延時間の変動を小さくすることができる。
なお本実施例では、トランジスタ２０４のベースに入力
される参照な位Ｖ［３Ｂ１は終端電源ＶＴＴの変動やし
きい電圧のばらつきに応じて、出力信号ＶＯＲのレベル
がシフトした分だけ同様に変化する。
される参照な位Ｖ［３Ｂ１は終端電源ＶＴＴの変動やし
きい電圧のばらつきに応じて、出力信号ＶＯＲのレベル
がシフトした分だけ同様に変化する。
これにより、出力信号Ｖａｎのレベルと参照電位ＶＢｎ
ｔの電位差は常に一定に保たれ回路マージンを劣化させ
ることがない。
ｔの電位差は常に一定に保たれ回路マージンを劣化させ
ることがない。
第３図は本発明のさらに他の実施例を示したものである
。本実施例は、エミッタ結合論理回路（ＥＣＬ）に対し
て本発明を適用したもので、終端電源ＶＴＴの変動やし
きい電圧のばらつきに対して前実施例と同様な動作をす
る。従って本実施例においても終端電７ＪｆＡＶ ｒｒ
の変動やしきい電圧のばらつきによって起こる遅延時間
の変動を小さくすることができる。なお、このとき参照
電位ＶＱＢ２を出力信−号Ｖｏｒ＋のハイ（Ｉｌｊｇｈ
） レベルとロー（１，ｏｗ）レベルのほぼ中央となる
ような電位に制御することで９回路マージンの劣化を防
止することができる。
。本実施例は、エミッタ結合論理回路（ＥＣＬ）に対し
て本発明を適用したもので、終端電源ＶＴＴの変動やし
きい電圧のばらつきに対して前実施例と同様な動作をす
る。従って本実施例においても終端電７ＪｆＡＶ ｒｒ
の変動やしきい電圧のばらつきによって起こる遅延時間
の変動を小さくすることができる。なお、このとき参照
電位ＶＱＢ２を出力信−号Ｖｏｒ＋のハイ（Ｉｌｊｇｈ
） レベルとロー（１，ｏｗ）レベルのほぼ中央となる
ような電位に制御することで９回路マージンの劣化を防
止することができる。
第４図は本発明のさらに他の実施例を示したもので、非
しきい値論理回路（ＮＴＬ）に本発明を適用したもので
ある。入力信号Ｖ ＩＮが人力トランジスタ４０３のベ
ースおよびプルダウン回路をｈＶｔ成するｎ−ＭＯＳト
ランジスタ２０２のゲートへの信号となるように構成し
たもので１本実施例においても終端電源ＶＴ丁の変動や
しきい電圧のばらつきに対する補償動作は前実施例と同
様であり。
しきい値論理回路（ＮＴＬ）に本発明を適用したもので
ある。入力信号Ｖ ＩＮが人力トランジスタ４０３のベ
ースおよびプルダウン回路をｈＶｔ成するｎ−ＭＯＳト
ランジスタ２０２のゲートへの信号となるように構成し
たもので１本実施例においても終端電源ＶＴ丁の変動や
しきい電圧のばらつきに対する補償動作は前実施例と同
様であり。
同じ効果を有する。
第５図は本発明のさらに他の実施例を示したもので、第
２図で示されるレベルシフト抵抗２０３を取り、差動回
路を構成するトランジスタ５０４゜５０５のコレクタの
それぞれに信号レベルを調整するｎ−ＭＯＳトランジス
タ５０１，５０２を設けた構成となっている。このよう
な構成においても、終端電源ＶＴＴの変動やしきい電圧
のばらつきに対する補償動作は第２図の実施例と同様で
あり、同じ効果を有する。
２図で示されるレベルシフト抵抗２０３を取り、差動回
路を構成するトランジスタ５０４゜５０５のコレクタの
それぞれに信号レベルを調整するｎ−ＭＯＳトランジス
タ５０１，５０２を設けた構成となっている。このよう
な構成においても、終端電源ＶＴＴの変動やしきい電圧
のばらつきに対する補償動作は第２図の実施例と同様で
あり、同じ効果を有する。
以上説明したように本発明によれば、負荷駆動能力が大
きく、かつ終端電源ＶＴＴの変動やしきい電圧のばらつ
きが有ってもプルダウン回路を構成する電界効果トラン
ジスタの動作点を安定に保つことができるので、遅延時
間を高速化でき、さらに前記変動やばらつきに対する遅
延時間の変動を小さく抑えることができる。
きく、かつ終端電源ＶＴＴの変動やしきい電圧のばらつ
きが有ってもプルダウン回路を構成する電界効果トラン
ジスタの動作点を安定に保つことができるので、遅延時
間を高速化でき、さらに前記変動やばらつきに対する遅
延時間の変動を小さく抑えることができる。
第１図は本発明の基本構成を示す回路ブロック図、第２
〜５図および第８図は本発明の実施例を示す回路図、第
６，７図は従来例の回路図である。 １０１・・・論理部、１０２・・・信号レベル調整回路
、１０３・・・エミッタフォロアトランジスタ、１０４
・・・電界効果トランジスタ、１０７・・・負荷駆動回
路、Ｖｒｓ・・・人力信号、Ｖ ＯＵＴ・・・出力信号
、２０１゜２０２、・・・ｎ −Ｍ ＯＳ トランジス
タ。 叉、ノ ７）３ 図 ＴＥＥｖＴＴ 猜 ４ 図 不５図 ５０１ 五−Ｍ７ｊＳ人ラシシ゛ヌヌ ５ρＺ 第６図 ■ ７ 図 ”Ｙｔ−＝ 不 ３ 図 Ｔｃｃ２ ”Ｊｋｃ１ ｈ日
〜５図および第８図は本発明の実施例を示す回路図、第
６，７図は従来例の回路図である。 １０１・・・論理部、１０２・・・信号レベル調整回路
、１０３・・・エミッタフォロアトランジスタ、１０４
・・・電界効果トランジスタ、１０７・・・負荷駆動回
路、Ｖｒｓ・・・人力信号、Ｖ ＯＵＴ・・・出力信号
、２０１゜２０２、・・・ｎ −Ｍ ＯＳ トランジス
タ。 叉、ノ ７）３ 図 ＴＥＥｖＴＴ 猜 ４ 図 不５図 ５０１ 五−Ｍ７ｊＳ人ラシシ゛ヌヌ ５ρＺ 第６図 ■ ７ 図 ”Ｙｔ−＝ 不 ３ 図 Ｔｃｃ２ ”Ｊｋｃ１ ｈ日
Claims (1)
- 【特許請求の範囲】 １、電流切換スイッチを構成するトランジスタ対の少な
くとも一方のコレクタにエミッタフォロアとして動作す
るトランジスタのベースが接続され、該エミッタフォロ
ア・トランジスタのエミッタに電界効果型トランジスタ
のドレインが接続され、該電界効果型トランジスタのゲ
ートが前記トランジスタ対の他方のコレクタに接続され
、また該電界効果型トランジスタのソースが終端電源に
接続されたことを特徴とする論理回路。 ２、インバータ回路を構成するトランジスタのコレクタ
にエミッタフォロアとして動作するトランジスタのベー
スが接続され、該エミッタフォロア・トランジスタのエ
ミッタに電界効果型トランジスタのドレインが接続され
、該電界効果型トランジスタのゲートが前記インバータ
回路を構成するトランジスタのベースまたはエミッタに
接続され、該電界効果型トランジスタのソースが終端電
源に接続されたことを特徴とする論理回路。 ３、電源端子間に直列に接続されたバイポーラトランジ
スタと電界効果型トランジスタとからなる負荷駆動回路
を持つ論理回路において、該電界効果型トランジスタに
接続された固定電位の変動に応じて、論理信号レベルを
変化させる機能を設けたことを特徴とする論理回路。 ４、電源端子間に直列に接続されたバイポーラトランジ
スタと電界効果型トランジスタとからなる負荷駆動回路
を持つ論理回路において、電界効果型トランジスタのし
きい電圧のばらつきを補償する手段を設けたことを特徴
とする論理回路。 ５、電源端子間に直列に接続されたバイポーラトランジ
スタと電界効果型トランジスタとからなる負荷駆動回路
を持つ論理回路において、該論理信号レベルを変化させ
ても論理振幅を一定に保つ機能を設けたことを特徴とす
る論理回路。 ６、電流切換型スイッチ部と電源端子間に直列に接続さ
れたバイポーラトランジスタと電界効果型トランジスタ
とからなる負荷駆動回路で構成された論理回路において
、該電界効果トランジスタに接続された固定電位の変動
に応じて、論理信号レベルおよび該電流切換型スイッチ
の参照電位を変化させる機能を設けたことを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087141A JPH01259622A (ja) | 1988-04-11 | 1988-04-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63087141A JPH01259622A (ja) | 1988-04-11 | 1988-04-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259622A true JPH01259622A (ja) | 1989-10-17 |
Family
ID=13906695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63087141A Pending JPH01259622A (ja) | 1988-04-11 | 1988-04-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334508A (ja) * | 1993-05-21 | 1994-12-02 | Nec Corp | 半導体論理回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56745A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Transistor logic circuit |
| JPS5843627A (ja) * | 1981-09-09 | 1983-03-14 | Toshiba Corp | 論理回路 |
| JPS61174814A (ja) * | 1985-01-30 | 1986-08-06 | Fujitsu Ltd | Ｅｃｌ出力回路 |
-
1988
- 1988-04-11 JP JP63087141A patent/JPH01259622A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56745A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Transistor logic circuit |
| JPS5843627A (ja) * | 1981-09-09 | 1983-03-14 | Toshiba Corp | 論理回路 |
| JPS61174814A (ja) * | 1985-01-30 | 1986-08-06 | Fujitsu Ltd | Ｅｃｌ出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334508A (ja) * | 1993-05-21 | 1994-12-02 | Nec Corp | 半導体論理回路 |
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