JPH0126094B2 - - Google Patents

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JPH0126094B2
JPH0126094B2 JP56041806A JP4180681A JPH0126094B2 JP H0126094 B2 JPH0126094 B2 JP H0126094B2 JP 56041806 A JP56041806 A JP 56041806A JP 4180681 A JP4180681 A JP 4180681A JP H0126094 B2 JPH0126094 B2 JP H0126094B2
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JP
Japan
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JP56041806A
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JPS56137452A (en
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Peetaa Toomasu Edosubetsukaa Kaaru
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Telefonaktiebolaget LM Ericsson AB
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Telefonaktiebolaget LM Ericsson AB
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Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of JPS56137452A publication Critical patent/JPS56137452A/ja
Publication of JPH0126094B2 publication Critical patent/JPH0126094B2/ja
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    • G06F11/3089Monitoring arrangements determined by the means or processing involved in sensing the monitored data, e.g. interfaces, connectors, sensors, probes, agents
    • G06F11/3093Configuration details thereof, e.g. installation, enabling, spatial arrangement of the probes
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Description

【発明の詳細な説明】 本発明は、データ通信において、あるシーケン
スで動作を継続している間の誤り追跡方法にする
ものである。そのシーケンスにおいて、複数個の
電気回路の間で2進のメツセージワードの一連の
転送が行われ、電気回路は受信したメツセージワ
ードから次の回路に送信する新しいワードを形成
する。即ち複数個のプロセツサ間でデータ転送が
行われる。本発明はその方法を実施する装置にも
関する。
上述のようなシーケンス中の誤りを追跡するの
には種々の方法を用いることができる。一つの方
法は検査すべきシーケンスを単独で実行すること
である。この場合装置内の他のシーケンスはこの
期間中停止し、すべての転送された値を記憶し
て、検査すべきシーケンスのすべてのステツプを
書出して検査することによつて誤りを見つける。
しかしこの場合、正規にはその検査されるシーケ
ンスと並列に進行すべきであるすべての他のシー
ケンスがこの検査シーケンス中禁止されるので、
検査結果はその影響を受けざるを得ない。したが
つてもし検査されるシーケンスに含まれる誤りが
それと並列に進行すべき他のシーケンスの動作に
起因するものであるならば、その検査ではその誤
りを発見することができないという不都合が起こ
り得る。
他の方法はすべてのシーケンスを記憶して書出
し、書出したリストを視覚で検査することであ
る。しかしこの方法では非常に時間がかかる。
本発明の目的は前記欠点を除去して、上述のよ
うなシーケンス中の誤りを容易に追跡することが
できる方法および装置を提供することである。本
発明によれば検査期間中にそれと並列に進行する
シーケンスを禁止する必要なしに、検査すべきシ
ーケンスのステツプだけを記憶する。
以下図面を参照しながら詳細に説明する。
図は複数個のプロセツサ1a,1b,1cを含
むデータ処理装置を示す。各プロセツサは共通バ
ス2、入力3、出力4を介して他のプロセツサと
通じている。各プロセツサはマーキング装置5を
具備している。すべてのプロセツサに同じものが
具備されているが、プロセツサ1aに付いている
ものだけが詳細に示されている。説明を簡単にす
るために、次のように限定する。
Γ プロセツサは一度に1個のみのタスクを扱
う。
Γ プロセツサと付属のマーキング装置5とはプ
ロセツサが空いているときには入力3を検知す
るのみである。
マーキング装置5は出力線に接続している出力
レジスタ7と入力線に接続している入力レジスタ
6とを含む。両レジスタは伝達されるメツセージ
ワード用のビツト位置の他に、メツセージワード
に加えられる1個又は2個以上の二進文字用のビ
ツト位置を少なくとも1個含む。この点について
は後述する。
本実施例によると、追跡しようとするシーケン
スに付随する各ワードに二進の特徴ビツト即ちマ
ーキングビツトを加えることが望ましい。もし同
時にただ1個のシーケンスのみを追跡するのであ
れば、1個の二進マーキングビツト即ち1を加え
ることで充分である。他方もし同時にいくつかの
シーケンスを追跡することが必要ならば、同時に
複数個のシーケンスのマーキングを可能ならしめ
るために、マーキングビツトの数を多くする。
本実施例によれば、4種の異なるシーケンスを
識別することができる。出力レジスタ7から供給
されるワードの中で2ビツトが検知される。これ
によつて4種類のシーケンスの識別が可能とな
る。この識別は当然拡張することができるので、
プロセツサ間を伝達されるメツセージのうちより
大きい部分、又は全部が多くのシーケンスを識別
するのに用いられる。検知するのに必要なビツ
ト、即ち最初の2ビツトは出力レジスタに送られ
るのと並列に識別器8に送られる。もし接点a−
dを経由して選択される4個のシーケンスのうち
の1個の間で一致すれば識別器8は出力に二進の
1を送り、一致しなければ出力の二進のゼロを送
る。一致すると論理1がマーキングレジスタ10
に送られる。即ち、出力レジスタ7におけるこの
値を表わすビツト位置にオアゲート9を経由して
送られる。
読出し装置12が転送バス2に付いていて、バ
スに接続しているすべての装置間を転送されるす
べてのメツセージワードを受信して、それらのマ
ーキングビツトと共にそれらをレジスタ13に書
込む。もしメツセージワードがマーキングビツト
を有していれば、アンドゲート15が開いてその
ワードはメモリ14に書込まれる。したがつてマ
ーキングビツトを有するすべてのワードはシーケ
ンスが終るときに読出されて、それらが正しいか
否かを調べることができる。
マーキングビツト付きのワードをプロセツサで
受信して、得られたワードを処理して送り出す際
に、送り出すワードに同じマーキングビツトを付
さなければならない。それはマーキングビツトと
して働らく特別のビツト位置が論理1に保たれて
いる入力レジスタ6に、入力ワードを書込むこと
によつて行われる。この位置から信号がオアゲー
ト9を経由して出力レジスタ7に送られて、元の
マーキングと同様にして出力レジスタ7に挿入さ
れたワードに論理1が加えられる。このワードは
今や入力で得られたものとは完全に別なワードに
なつている。連続シーケンスの間、新しいワード
はバスを通るときに読出し装置12に記憶され
る。すべてのシーケンスが終了すると、連続的に
書込まれたワードが読み出されて、検査したシー
ケンスを照合してどのワードが誤りかを決定する
のは容易である。新しいタスクに備えてプロセツ
サが空くと、全入力レジスタ6が最初にリセツト
される、即ちゼロになり、その後プロセツサは再
びバス上の入力信号を取り込み始める。
【図面の簡単な説明】
図は本発明の方法を実施する装置の一実施例を
示すブロツク図である。 符号の説明、1……プロセツサ、2……バス、
5……マーキング装置、12……読出し装置。

Claims (1)

  1. 【特許請求の範囲】 1 複数の電気回路の間で2進のメツセージワー
    ドの一連の転送が行われ、前記電気回路は受信し
    たメツセージワードから新しいメツセージワード
    をつくつて次の電気回路に転送し、即ち複数のプ
    ロセツサ間で情報の転送が行われ、動作が進行中
    にシーケンスにおける誤りを追跡する方法におい
    て、シーケンスの第1のメツセージワードはマー
    キングワードを有しており、前記マーキングワー
    ドは各電気回路で受信されたメツセージワードに
    基づいて形成された新しいメツセージワードに挿
    入され、各メツセージワードは転送されるときに
    検知されてマーキングワードを含むメツセージワ
    ードはメモリに記憶され、所定のマーキングワー
    ドを付されたすべてのメツセージワードはマーキ
    ングワードを付されたシーケンスが正しいか否か
    を決定するためにメモリから読出されることを特
    徴とする、誤り追跡方法。 2 複数の電気回路の間で2進のメツセージワー
    ドの一連の転送が行われ、前記電気回路は受信し
    たメツセージワードから新しいメツセージワード
    をつくつて次の電気回路に転送し、即ち複数のプ
    ロセツサ間で情報の転送が行われ、動作が進行中
    にシーケンスにおける誤りを追跡する装置におい
    て、 各プロセツサ1a,1b,1c間でメツセージ
    ワードの転送が行われ、各プロセツサはマーキン
    グ装置5を具備しており、前記マーキング装置5
    は出力レジスタ7と識別器8と入力レジスタ6と
    を含み、識別器はレジスタ内の所定のデイジイツ
    ト位置を検知してそのワードが検査すべきシーケ
    ンスに付随するものであることを決定し、識別器
    はマーキングレジスタ10を作動させて出力レジ
    スタ7に書き込むワードに少なくとも1個のマー
    キングビツトMを与え、前記入力レジスタ6では
    記憶されたワードにマーキングがあるとマーキン
    グレジスタ10を作動させて、入力されたワード
    から解読して出力レジスタ7に書込むワードに前
    記少なくとも1つのマーキングビツトを補充し、
    前記プロセツサ間の通信回線に読出し装置12が
    接続され、読出し装置はマーキングの付されたワ
    ードを識別するための識別手段13,15と、次
    の読出しのためにマークされたワードを記憶する
    ためのメモリ手段14とを有することを特徴とす
    る、誤り追跡装置。
JP4180681A 1980-03-24 1981-03-24 Method and device for tracing error in data communication Granted JPS56137452A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE8002239A SE430733B (sv) 1980-03-24 1980-03-24 Sett och anordning for att under pagaende drift spara fel i ett berekningsforlopp

Publications (2)

Publication Number Publication Date
JPS56137452A JPS56137452A (en) 1981-10-27
JPH0126094B2 true JPH0126094B2 (ja) 1989-05-22

Family

ID=20340583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4180681A Granted JPS56137452A (en) 1980-03-24 1981-03-24 Method and device for tracing error in data communication

Country Status (6)

Country Link
US (1) US4481582A (ja)
EP (1) EP0039665B1 (ja)
JP (1) JPS56137452A (ja)
CA (1) CA1154166A (ja)
DE (1) DE3160762D1 (ja)
SE (1) SE430733B (ja)

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Also Published As

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CA1154166A (en) 1983-09-20
EP0039665A1 (en) 1981-11-11
EP0039665B1 (en) 1983-08-17
SE430733B (sv) 1983-12-05
DE3160762D1 (en) 1983-09-22
JPS56137452A (en) 1981-10-27
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