JPH01262672A - Ｐｉｎダイオード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は順方向直列抵抗ｒ、が小さく且つ静電容量Ｃが
小さいＰＩＮダイオードに関する。

（ロ）従来の技術 ＰＩＮダイオードは電子スイッチの基本回路動作を行う
半導体素子で、ＴＶやＦＭ等のチューナに利用される電
子同調システムや、ＶＴＲの高周波信号切替えスイッチ
として用いられ、スイッチ以外にもバンド切替えやＡＧ
Ｃ回路等に幅広く応用されている（特開昭５８−２２３
３７５号公報、ＨＯＩＬ２９／９１）。

第６図は従来のＰＩＮダイオードを示す断面図である。

同図において、（１）は例えば２，０００Ω口以上のＮ
形半導体基体、（２）はこのＮ形半導体基体（１）の−
主面の中心部分に形成したＰ″領域、（３）はこのＮ形
半導体基体（１）のＰ′″領域（３）を形成したー主面
の反対面に形成したＮ＋領領域（４）は前記Ｎ形半導体
基体（１）の表面に形成した酸化膜、（５〉は前記Ｐ１
領域（２）の中心部分に接すると共に、この酸化膜（４
）の周辺部分に接するように形成した電極、（６〉はＮ
”型のチャンネルストッパ、（７〉はフィールドプレー
トである。

なお、前記半導体基体（１）中のＰ０領域（２）および
Ｎ３領域（３）を除いた領域がイントリンシック層とし
て動作する。

この構成によるＰＩＮダイオードの主要な電気的特性は
周知のように、静電容量Ｃと順方向直列抵抗ｒ、とがあ
る。これらの特性はＰＩＮダイオードの設計寸法と密接
な関係があり、例えば順方向直列抵抗ｒ、はＰＩＮダイ
オードのイントリンシック層厚さｔｉに正比例し、接合
面積Ｓに反比例する。今、順方向直列抵抗ｒ、を非常に
小さな値に設計したい場合にはイントリンシック層厚ｄ
ｔｉを非常に薄くするか、または接合面積Ｓを非常に大
きくするかの何れかである。いいかえればＰＩＮダイオ
ードの機能を理想的な状態に近ずけるためにはこのイン
トリンシック層の実行的不純物濃度をできるだけ低下さ
せるため、Ｐ′″′″（２）およびＮ９領域（３）はそ
の不純物分布を階段状に形成する必要があり、そのため
にはＰ４領域（２）およびＮ４領域（３）を浅くする必
要がある。

しかしながら、従来のＰＩＮダイオードではイントリン
シック層厚さｔｉを非常に薄くするためには半導体基体
の厚さを非常に薄くしなければならず、製造工程中で破
損し易くなる。現在の製造技術では、このイントリンシ
ック層厚キｔｉは１５０μｍ以上ないと、実際上取扱い
ができない。このため、大量生産を実施する上で、イン
トリンシック層厚さｔｉには下限があるため、性能上満
足できるＰＩＮダイオードが得られない。一方、接合面
積Ｓを非常に大きくして、順方向直列抵抗ｒ、を非常に
小言くする場合、ＰＩＮダイオードチップの面積も必然
的に非常に大きくなり、製造原価が高く、実際上市場性
がなくなる。

また、ＰＩＮダイオードの静電容量Ｃは空乏層の浮きと
反比例し、その空乏層の厚きはイントリンシック層の不
純物濃度と厚みｔｉによって大きく左右される。静電容
量Ｃを小さくしたい場合には、前記空乏層がより拡がり
易いように設計すれば良い。ところが、Ｎ型半導体基体
（１）と酸化膜（４）の界面付近では酸化膜（４）中に
含まれるＮａイオンの影響等により表面状態が変化し、
前記空乏層の厚みが他の部分よりも薄くなる為、静電容
量Ｃを増加させてしまう。

（ハ〉発明が解決しようとする課題 このように、従来は順方向直列抵抗ｒ、が非常に小さい
ＰＩＮダイオードを量産的規模で製造するには製造技術
上の問題があり、実現が困難である欠点があった。また
、静電容量Ｃが小さいＰＩＮダイオードを得るには前記
表面状態の問題があり、やはり実現が困難である欠点が
あった。

（ニ）課題を解決するための手段 本発明は衛士した欠点に鑑み、Ｐ′″型半型体導体層４
）の周囲を囲むようにＰ０型のガードリング領域（１５
）を設けることによって、順方向直列抵抗ｒ。

が小さく、且つ静電容量Ｃが小さいＰＩＮダイオードを
提供するものである。

（＊）作用 Ｎ型半導体基板（１１）は比抵抗が極めて高く、表面に
Ｐ型反転層が生じる為、Ｐ′″型半型体導体層４）とＰ
′″′″−ドリング領域（１５）とが前記反転層によっ
てつながり、電流注入がＰゝ型ガードリング領域（１５
）からも行なわれる。また、Ｐ１型型半体層（１４）か
ら横方向へ注入されたキャリアはガードリング領域（１
５）で捕獲され、再度下方向へ注入される。その為、実
質的にＰ＋型半導体層〈１４）をガードリング領域（１
５）の位置まで拡大したものに略等しくなり、電流の注
入効率が増す、さらに、Ｎ型半導体基板（１１）にはＰ
＋型ガードリング領域（１５）の拡散電位だけで空乏層
が拡がるので、との空乏層とＰ′″型半型体導体層４）
による空乏層とを重ねることにより基板（１１）表面近
傍での空乏層（２１）の厚みを厚くできる。

〈へ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は本発明によるＰＩＮダイオードの断面構造を示
す、同図において、（１１）は面方位（１１１）、比抵
抗ρ＝２０００Ω・σ、厚さｔｉ−１００乃至２００μ
ｍ程度のイントリンシック（Ｉ型）層となるＮ型半導体
シリコン基板、（１２）は基板（１１）の裏面に拡散法
あるいはエピタキシャル成長法によって形成した低比抵
抗のＮ９型半導体層、（１３）は基板＜１１）表面の周
端部にリング状に形成したＮ＋型のチャンネルストッパ
、（１４）は基板（１１）表面に選択的に拡散形成した
拡散深さ３乃至４μｍのＰ００型半導層、（１５）はＰ
＋型半導体層（１４）を囲む基板（１１）表面にリング
状に形成したＰ″型ガードリング領域、（１６〉は基板
（１１）表面を覆う酸化膜、（１７）はＰ＋型半導体層
（１４）にオーミックコンタクトするアノード電極、（
１８）はＮ″）型半導体層（１２）の全面にオーミック
コンタクトするカソード電極、（１９）はフィールドプ
レートである。

本願の特徴とするＰ＋型ガードリング領域（１５）は−
例としてＰ９９型半導層（１４）の形成と同時に拡散形
成しである。

この様な本願構成のＰＩＮダイオードの両端に順方向バ
イアス電圧を印加するとＰ′″型半導体層（１４）から
！型層へのキャリア（ホール）の注入が行なわれ、アノ
ードからカソードへ順方向電流Ｉｔが流れる。その際、
順方向電流Ｉ、の大半はＰ３３型半導層（１４）の底部
から垂直にＮ１型半導体層（１２）へと流れる。

ところが、Ｎ型半導体基板（１４）は比抵抗ρが約２０
００Ω・国と極めて高いので、基板（１１）の表面は外
部からの影響を受は易く、その表面順位や重金属の影響
等によりＰ型反転層（２ｏ）が生じている。すると、Ｐ
＋型半導体層（１４）とＰ９型ガードリング領域（１５
）とがつながるので、順方向電流Ｉ。

はＰ＋型ガードリング領域（１４）底部からの注入によ
っても流れる。また、順バイアス時にＰ９９型半導層（
１４）からＩ型層へ横方向に注入きれたキャリアは、大
部分が消滅せずにＰ４′型ガードリング領域（１５）に
達し、ガードリング領域（１５）に達したキャリアは、
順バイアスによる電界によってガードリング領域（１５
）底部から■型層へと再度注入される。その為、構造的
にはＰ９９型半導層（１４）をガードリング領域（１５
）の位置まで拡大したものに略等しく、順方向電流Ｉ、
の効率が増すので、順方向電圧Ｖ、を小さく、従って順
方向直列抵抗ｒ。

を低減できる。

一方、本願構造のＰＩＮダイオードの両端に逆方向バイ
アス電圧を印加すると、Ｐ００型半導層（１４）とＮ型
半導体基板（１１）とが形成するＰＮ接合に空乏層（２
１）が拡がり、その空乏層（２１）の厚みによってＰＩ
Ｎダイオードの接合容量Ｃが決まる。

ところで、Ｎ型半導体基板（１１）のＮ型（Ｉ型）層は
比抵抗ρが極めて高いので、前記逆バイアス電圧が無く
てもＰ＋型半導体層（１４）の拡散電位だけである程度
の空乏層（２１）が拡がる。この現象は何の電位も印加
されないＰ０型ガードリング領域（１５）でも同様であ
る。その為、無バイアス時にこれらの空乏層（２１）が
連結するような位置にＰ０型ガードリング領域（１５）
を配設しておけば、空乏層（２１）が重畳するので基板
（１１）表面近傍における空乏層（２１〉の厚みを増大
できる。結果、ＰＩＮダイオードの接合容量Ｃを低減で
きる。尚、前記逆バイアス電圧を変化させてもＰ′″型
ガードリング領域（１５）の拡散電位による空乏層（２
１）は変化しないので、Ｐ′″型半導体層（１４）から
の空乏層（２１）がガードリング領域（１５）からの空
乏層（２１）を追い越すような逆バイアスを与えると前
記接合容量Ｃの低減効果は薄れる。

第２図に本願の第２の実施例を示す０本実施例はＰ＋型
ガードリング領域（１５）を深さ５〜１０μｍとより深
く形成したものであり、ガードリング領域（１５）が高
不純物濃度で深い為、ガードリング領域〈１５）の底部
から注入きれる電流経路の抵抗成分がＰ１１型半導層（
１４）の底部から注入される電流経路のそれよりも小さ
い、その為、全体の順方向直列抵抗ｒ、を一層低減でき
る。この効果はガードリング領域（１５）が深い程大き
く、またガードリング領域（１５）の不純物濃度が高い
程大きい、−方、ガードリング領域（１５）には何ら電
極が配設きれないので、ガードリング領域（１５）が形
成するＰＮ接合の空乏層はその拡散電位によるものより
は厚く拡がらない。その為、上述したＰＩＮダイオード
の耐圧はやはりＰゝ型半導体層（１４）が形成するＰＮ
接合の空乏層によるので、ガードリング領域（１５）を
深くしたことによる耐圧劣化は無い。

このように、本願はＰＩ型ガードリング領域（１５）を
設けることにより高性能のＰＩＮダイオードを得るもの
であり、その効果は第３図乃至第５図に示す如くになる
。第３図と第４図は夫々ＰＩＮダイオードのｒ、−Ｉ、
特性とＩ、−Ｖ、特性を示す０本願のＰＩＮダイオード
は順方向直列抵抗ｒ。

が従来の５Ωから２〜３Ω（Ｉ　Ｆ−１０ｍＡ　）に低
減できると共に、同図から明らかな如く順方向電流！、
に対する順方向直列抵抗ｒ、の直線性に優れる。また、
第５図はＰＩＮダイオードのＣ−Ｖ　＊特性を示し、同
図から明らかな如く、本願構造のものは逆方向電圧Ｖ、
が小さい領域で特に接合容量Ｃの低減効果が大きい。

（ト〉発明の詳細 な説明した如く、本発明によれば順方向直列抵抗ｒ、が
小きく且つ直線性に優れ、接合容量Ｃが小さい高性能の
ＰＩＮダイオードを提供できる利点を有する。その為、
電子チューナの高周波信号切替スイッチとして用いて好
適である。

【図面の簡単な説明】

第１図及び第２図は夫々本発明の第１と第２の実施例を
説明する為の断面図、第３図乃至第５図は本発明を説明
する為の特性図、第６図は従来例を説明する為の断面図
である。 〈１１）は１層となるＮ型半導体基板、（１２〉はＮ３
型半導体層、（１４）はＰ＋型半導体暦、（１５）はＰ
゛型ガードリング領域、（２１）は空乏層である。

Claims (3)

【特許請求の範囲】
1. （１）一導電型高濃度層を有する高比抵抗基板の表面に
   選択的に逆導電型の半導体層を形成したＰＩＮダイオー
   ドにおいて、前記逆導電型半導体層を囲む前記高比抵抗
   基板の表面に逆導電型のガードリング領域を設け、前記
   逆導電型半導体層から前記高比抵抗基板へのキャリア注
   入を行なうと共に、前記ガード、リング領域からもキャ
   リア注入が行なわれるようにしたことを特徴とするＰＩ
   Ｎダイオード。
2. （２）前記逆導電型半導体層の拡散電位が形成する空乏
   層と前記ガードリング領域の拡散電位が形成する空乏層
   とが連結するような位置にガードリング領域を配置した
   ことを特徴とする請求項第１項に記載のＰＩＮダイオー
   ド。
3. （３）前記ガードリング領域は前記逆導電型半導体層と
   同時形成されたものであることを特徴とする請求項第１
   項に記載のＰＩＮダイオード。