JPH01263573A - Ｌｓｉ試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリニア回路を中心圧した集積回路の回路動作を
試験する九めの試験装置に適用されるＬＳＩ試験回路に
係り、特に信号ピン数が多くかつ試験項目が多い場合に
試験に要する時間を短縮すると共に試験装置の回路規模
を大幅に縮減しかつ低価格化するに好適なＬＳＩ試験回
路に関する。

〔従来の技術〕

従来よりリニア回路を中心にしたＬＳＩの試験は各信号
ピンにおける直流特性の測定によって行なうのが一般的
であるが、ＬＳＩの回路規模の増大により機能が複雑化
して信号ピン数が増加するに伴９試験に必要な測定回数
が著しく増大し、全体の試験時間が長大化する傾向にあ
る。これを解決するため例えば特開昭６０−１８７８０
号に記載のよりに、１つの試験項目の測定時間を迅速化
できるようにする謂ゆるパーピンメジャ一方式の試験装
置が抛案されている。

第４図は従来のパーピンメジャ一方式のＬＳＩ試験回路
を例示する構成図である。第４図において、１は制御用
ＣＰＵ、２は試験データ格納メモリ、３は試験信号発生
回路、４は測定判定回路、５は信号切換回路、６は被試
験デバイス、７は実装基板である。このＬＳＩ試験回路
は被試験デバイス６の各信号ピン毎に独立にＤＡ変換器
を備え九拭験信号発生回路５および同じ（ＡＤ変換器を
備えた測定判定回路４と、それらの信号切換回路５とを
備え、かつ多項目に渉る試験に必要な試験信号発生およ
び制御用のデータと測定結果とを記憶する試験データ格
納メモリ２を実装基板７上に備え、そのメモリ２の読み
書きの制御を制御用ＣＰＵ　１で行なうことにより、多
数の試験項目の試験を迅速に実行しようとするものであ
る。

〔発明が解決しよりとする課題〕

上記従来技術は被試験デバイス６の測定の迅速化は可能
であるが、１信号ピン当りの回路の規模が大きくなるた
め、ＬＳＩの規模が更に大きくなった場合に試験装置が
大型化してコスト高となる問題がある。この原因は試験
データを格納するメモリ２を１信号ピンに割り当てられ
九試験信号発生器３および測定判定回路４を含む試験回
路の各部分試験回路毎に独立に複数個だけ備え、その複
数個のメモリ２のデータの読み書きの制御を制御用ＣＰ
υ１からのアドレス信号により並列的に行なう方法によ
るため、使用するメモリ２およびその周辺回路の数が増
大するところにある。

本発明の目的は試験データを格納するメモリの数を減少
して試験回路全体を小型かつ低コスト化できるＬＳＩ試
験回路を提供するにある。

〔課題を解決するための手段〕

上記目的は、少なくとも１信号ピンで使用する試験デー
タの全てをアドレスの奥行きの深い１つのメモリに格納
し、もしアドレスの深さに余裕かめれば更に多数の信号
ピンの試験データをも格納できるような構成にし、その
メモリからのデータの読み書きの制御においては試験回
路で使用する１つの試験項目に対応するデータ群の格納
され九代表アドレスのみを外部のＣＰＵ１．らのアドレ
ス信号により指定し、１信号ビンあるいは定められた複
数の信号ピンに割り当てられた試験回路の個々の部分試
験回路の電圧および電流発生回路と電圧および電流測定
回路と試験回路の試験モード制御回路で使用するデータ
の格納アドレスを試験回路基板上に設けられるサブアド
レス信号発生回路（アドレスカウンタ）で発生させたア
ドレス信号により指定するように構成したＬＳＩ試験回
路により達成される。

〔作用〕

上記ＬＳＩ試験回路は、ＣＰＵかものアドレス信号によ
り所定の試験項目に対応するデータ群の格納されるアド
レスがアクセスされ、それと同時にサブアドレス信号発
生回路で発生されるアドレス信号により試験回路内の個
々の部分試験回路の電圧および電流発生回路と電圧およ
び電流測定回路とこれらの回路の接続関係を制御して試
験モードを設定する制御回路に対応するデータのアドレ
スが順次アクセスされることにより、１信号ビンあるい
は複数ピンに割り当てられた試験回路の個々の部分試験
回路で必要とするデータの読出し書込みが高速で直列的
に行なわれる。

〔実施例〕

以下に本発明の一実施例を第１図から第３図により説明
する。

第１図は本発明によるＬｆ３１試験回路の一実施例を示
す構成図である。第１図において、１は制御用ＣＰＵ、
２は試験データ格納メモリ（データメモリ）、３は試験
信号発生回路（電圧および電流発生回路）、４は測定判
定回路（電圧および電流測定回路）、５は信号切換回路
、６は被試験デバイス（リニアＬＳＩ）、７は試験回路
の実装基板、８はアドレスカウンタ（サブアドレス信号
発生回路）、９はデコーダ（セレクタ）、１０は試験モ
ード制御レジスタ（試験モード制御回路）、１１はセレ
クト線、１２はデータバス、１３は化アドレス（代表ア
ドレス）！ｔＣ線）、１４はスタート（コマンド）信号
（線）、１５はサブアドレス信号（線）、１６は出力信
号（線）である。

第１図の回路は被試験デバイス６の複数８個の信号ピン
に対する試験回路のりち１番目とＮ番目の信号ピンに対
する部分試験回路の試験信号発生回路３と測定判定回路
４と信号切換回路５が図示され、その間の信号ピンに対
する部分試験回路は省略されている。試験データ格納メ
モリ２は複数の試験項目に渉る各信号ピンに対する部分
試験回路用の試験データを格納し、試験回路外部の制御
用ＣＰＵ１からの生アドレス信号１３と試験回路実装基
板７上に設けられ九アドレスカウンタ８からのサブアド
レス信号１５によりアクセスされる。

このデータメモリ２と試験モード制御レジスタ１０およ
び各部分試験回路の試験信号発生回路３および測定判定
回路４との間のデータの授受はデータバス１２を介して
行なわれる。デコーダ（セレクタ）９はサブアドレス信
号１５によりデータメモリ２とデータの授受を行なうべ
き部分試験回路を選択し、試験モード制御レジスタ１０
の出力信号（線）１６を通して試験信号発生回路５の信
号発生および測定判定回路４の測定レンジやモード切換
えおよび信号切換回路５の信号線切換えなどが行なわれ
る。

上記の構成において、全体の動作を説明すると、まず制
御用ＣＰＵ　１からの生アドレス（代表アドレス）信号
１３により所定の試験項目に対する試験データ群が格納
されるデータメモリ２の生アドレスがアクセスされ、そ
れと同時にスタート信号１４により起動するアドレスカ
ウンタ８からのサブアドレス信号１５により試験回路内
の各信号ピン対応の部分試験回路に対する試験データが
格納されるアドレスが順次にアクセスされ、これに同期
してデコーダ（セレクタ）９によりに験モード制御レジ
スタ１０および各部分試験回路が順次に選択される。こ
れによりデータメモリ２と各回路との間でデータの授受
が行なわれるとともに、試験モード制御レジスタ１０の
出力信号１６により各部分試験回路の試験信号発生回路
５と測定判定回路４と信号切換回路５の制御が行なわれ
、所定の試験項目における被試験デバイス６の各信号ピ
ンに対する試験が実行される。かくしてデータメモリ２
と試験回路の各回路との間でデータの授受が終ればアド
レスカウンタ８は停止し、当該試験項目の試験は終了し
て必要ならば適宜の待ち時間をおい尺のち次の試験項目
の試験に移行する。

上記の動作において、データメモリ２としてはアクセス
時間が１００ｎａから２００ｎｓのものが市販されてい
るので、このようなメモリ素子を利用すれば例えばデー
タの授受を必要とする各回路が１０回路めったとしても
、少なくとも５μｓ以内で全回路とのデータの授受を完
了させることができる。し九がってＣＰＵ　１によるメ
モリアクセス周期を１０μ８程度とすれば、ＣＰＵ１に
よる各試験項目に対するアクセス周期の間にすべての回
路とメモリ２とのデータの授受を余裕を持って完了させ
ることが可能である。

第２図は第１図の制御回路部分詳Ｍｉ図である。

第２図において、第１図と同一符号は同一部分を示し、
１７はＲＳフリップ７０ッグ、１８はＮＡＮＤゲート、
１９．２０は遅延回路１，２．１７ａはスリップフロッ
プ出力、ｔｅａは発振器出力、２１μ力ウントアツプ信
号（線）でｂる。第５図は第２図の各部動作波形図であ
る。第３図において、第２図と同一符号は同一部分波形
を示す。

第２図の動作を第５図により説明すると、まず制御用Ｃ
ＰＵ　１よｐ生アドレス信号線１３上に生アドレス信号
１３（第３図）を受け、同時にスターンコマンド線（制
御線）１４上にスタート信号１４（第３図）を受ける。

このスタート信号１４にエジアドレスカクンタ８がプリ
ロードされ、同時にＲ３７リツグ７０ツブ１７がセット
される。

このクリップ７０ツブ出力１７ａ（第５図）によυＮＡ
ＮＤゲート１８が開路状態になり、このゲート１８と遅
延回路１９かうなる発振器の帰還ループが形成されるこ
とにより、このループの巡回遅延時間の２倍の周期の発
振を開始して、発振器出力１８ａ（第３図）がえられる
。この発振器出刃１８ａをアドレスカウンタ８で計数す
れば５例えば１６準のカウンタ８を使用し次場合には発
振器出力１Ｂ、の発振周期と同期して０から１６迄のア
ドレスカウンタ出力信号（サブアドレス信号）１５（第
３図）が順次に生成される。上記のＣＰＵ１かもの生ア
ドレス信号１５とアドレスカウンタ８たものサブアドレ
ス信号１５を合成して試験データ格納メモリ（データメ
モリ）２にアクセスし、同時にサブアドレス信号１５を
デコーダ（セレクタ）９でデコードすることにより、そ
のアドレスに対応する試験モード制御レジスタ１０およ
び各部分試験回路の試験信号発生回路５および測定判定
回路４を作動させるストローブ信号（セレクト信号）１
１を遅延回路２０を介し発振器出力１８ａと同期して発
生させ、そのストローブ信号１１により上記のアクセス
されたデータメモリ２とそれに対応する各回路との間で
データの授受を行なわせることができる。なおアドレス
カウンタ８がフルカウントになると、全ての部分試験回
路とデータメモリ２との間のデータの授受が完了し、そ
こでカウンタ８からカウントアツプ信号（線）２１が送
出されて７リツプ７０ツブ１７をリセットすることによ
り発振器出力１８ａが発振停止する。

このような動作を行なうことにより１つの試験項目で必
要な各信号ビン対応のデータの授受がすべて完了する。

〔発明の効果〕

本発明によれば、従来技術でＬＳＩの各信号ビン対応の
部分試験回路毎に使用する試験データをそれぞれ格納す
る多数のメモリを必要としてい次のを１つのメモリに代
えることが可能となるので。

これにより回路の実装面積を大幅に削減してＬＳＩ試験
回路全体を小型η為つ低コスト化できることから実用上
の大きな経済的効果がえられる。

【図面の簡単な説明】

第１図は本発明によるＬＳＩ試験回路の一実施例を示す
構成図、第２図は第１図の部分詳細図、第５図は第２図
の各部動作波形図、第４因は従来のＬＳＩ試験回路を例
示する構成図である。 １・・・制御用ＣＰ０．　２・・・試験データ格納メモ
リ、　３・・・試験信号発生回路（電圧および電流発生
回路）、　４・・・測定判定回路（電圧および電流測定
回路）、　５・・・信号切換回路、　６・・・被試験デ
バイス、　７・・・実装基板、　　８・・・アドレスカ
ウンタ（サブアドレス信号発生回路）、９・・・デコー
ダ（セレクタ）、　　１Ｏ−ｉｉｉ（験モード制御レジ
スタ（試験モード制御回路）第　１０

Claims (1)

【特許請求の範囲】
1. １、デジタル信号によって試験用出力値を設定可能な複
   数の電圧および電流発生回路および測定用レンジを設定
   可能な複数の電圧および電流測定回路と、これらの各回
   路の接続関係を制御して試験モードを設定する制御回路
   と、上記各回路が必要とする試験データを格納するメモ
   リとを具備する試験回路を同一基板上に構成し、かつ１
   つの試験項目で使用される試験データが複数のデータで
   構成される該試験データの複数の試験項目分をそれぞれ
   異なるメモリ領域に格納し、該メモリの試験データの読
   出し書込みのためのアドレス指定において試験項目を指
   定するアドレス信号を試験回路の外部から供給し、該指
   定された試験項目内のそれぞれのデータのアドレス指定
   を試験回路と同一基板上に設けられるアドレスカウンタ
   の出力により行なうように構成したことを特徴とするＬ
   ＳＩ試験回路。