JPH01263820A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH01263820A JPH01263820A JP63091561A JP9156188A JPH01263820A JP H01263820 A JPH01263820 A JP H01263820A JP 63091561 A JP63091561 A JP 63091561A JP 9156188 A JP9156188 A JP 9156188A JP H01263820 A JPH01263820 A JP H01263820A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- instruction
- register
- address
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はマイクロプロセッサ等のデータ処理システムに
かかり、バスによってデータの転送だけでなく論理積、
論理和演算を行うことも可能にするものである。
かかり、バスによってデータの転送だけでなく論理積、
論理和演算を行うことも可能にするものである。
［従来の技術］
従来、バスはデータの転送のみに用いられていた。イン
ｉ−ロダクション・トウー・ブイ・エル・ニス・アイ・
システムズ（１９８０年）１５７頁エフ・アイ・ジー、
５．１２ プリチャーシト・バス・サーキット（Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ ｓｙｓｔｅ
ｍｓ（１９８０）ｐ１５７ Ｆｉｇ、５．１２Ｐｒｅｅ
ｈａｒｇｅｄ ｂｕｓ ｃｉｒｃｕｉｔ）に記載のよう
にバスは通常第２図のような構成になっており、例えば
φ１Ｅｎａｂｌｅｌにハイレベル信号を印加して、５ｏ
ｕｒｃｅｌの信号をＢｕｓ １ｉｎｓに送出する一方、
φ、ＩＥｎａｂｌｅ２、φ□Ｅｎａｂｌｅ３にはローレ
ベル信号を印加して、 ５ｏｕｒｃｅ２．５ｏｕｒｃｅ
３の信号はＢｕｓ １ｉｎｅに送出しないようにしてい
る。そして、もし同時に２つ以上のＥｎａｂｌｅにハイ
レベルを印加すれば５ｏｕｒｃｅよりのデータの論理積
又は論理和になる。
ｉ−ロダクション・トウー・ブイ・エル・ニス・アイ・
システムズ（１９８０年）１５７頁エフ・アイ・ジー、
５．１２ プリチャーシト・バス・サーキット（Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ ｓｙｓｔｅ
ｍｓ（１９８０）ｐ１５７ Ｆｉｇ、５．１２Ｐｒｅｅ
ｈａｒｇｅｄ ｂｕｓ ｃｉｒｃｕｉｔ）に記載のよう
にバスは通常第２図のような構成になっており、例えば
φ１Ｅｎａｂｌｅｌにハイレベル信号を印加して、５ｏ
ｕｒｃｅｌの信号をＢｕｓ １ｉｎｓに送出する一方、
φ、ＩＥｎａｂｌｅ２、φ□Ｅｎａｂｌｅ３にはローレ
ベル信号を印加して、 ５ｏｕｒｃｅ２．５ｏｕｒｃｅ
３の信号はＢｕｓ １ｉｎｅに送出しないようにしてい
る。そして、もし同時に２つ以上のＥｎａｂｌｅにハイ
レベルを印加すれば５ｏｕｒｃｅよりのデータの論理積
又は論理和になる。
どちらになるかはバスの構成に依存し、この例では論理
和になる。しかし、従来はバスに同時に２つ以上のデー
タを載せることには、データの競合を起こして正しい値
を転送できないというデメリットしかないと考えられて
いた。このため、上記文献では実際には１つのデータの
みが載るように制御されていた。
和になる。しかし、従来はバスに同時に２つ以上のデー
タを載せることには、データの競合を起こして正しい値
を転送できないというデメリットしかないと考えられて
いた。このため、上記文献では実際には１つのデータの
みが載るように制御されていた。
［発明が解決しようとする課題］
本発明の目的はバスに同時に２つ以上のデータを載せら
れるようにして、バス上で論理積又は論理和演算を行え
るようにすることにある。
れるようにして、バス上で論理積又は論理和演算を行え
るようにすることにある。
［課題を解決するための手段］
本発明のマイクロプロセッサ等のデータ処理システムは
、特定マイクロ命令に応答して少なくとも二つの出力ソ
ースから同時にデータをバスに送出し、このバス上で高
速の論理積又は論理和演算を行うようにする。
、特定マイクロ命令に応答して少なくとも二つの出力ソ
ースから同時にデータをバスに送出し、このバス上で高
速の論理積又は論理和演算を行うようにする。
このため、本発明は上記特定マイクロ命令をデコードし
、該特定マイクロ命令に従って二つの出力ソースを制御
する手段を具備するものである。
、該特定マイクロ命令に従って二つの出力ソースを制御
する手段を具備するものである。
［作用］
従来の命令体系にこの特定マイクロ命令を付加し、ハー
ド面では該特定マイクロ命令をデコードする手段を付加
するだけで、上記目的が達成され、従来の制御方法に比
べてハードウェア量の極端な増大を防止することができ
る。
ド面では該特定マイクロ命令をデコードする手段を付加
するだけで、上記目的が達成され、従来の制御方法に比
べてハードウェア量の極端な増大を防止することができ
る。
［実施例］
第１図（ａ）は本発明の制御方法を用いたマイクロプロ
セッサの概略図である。先ず命令ブリフェッチ部２が命
令アドレスをアドレス変換部６に転送すると共に、命令
ブリフェッチ要求を出す。アドレス変換部６は物理アド
レスを論理アドレスに変換し、入出力制御部７に転送す
る。入出力制御部７は命令をブリフェッチし、命令ブリ
フェッチ部２に転送し、命令ブリフェッチ部２はプリフ
ェッチした命令を命令デコード部１に転送する。命令デ
コード部１はこの命令をデコードし、マイクロ命令の先
頭アドレス等のデコード情報を演算制御部３に転送する
。
セッサの概略図である。先ず命令ブリフェッチ部２が命
令アドレスをアドレス変換部６に転送すると共に、命令
ブリフェッチ要求を出す。アドレス変換部６は物理アド
レスを論理アドレスに変換し、入出力制御部７に転送す
る。入出力制御部７は命令をブリフェッチし、命令ブリ
フェッチ部２に転送し、命令ブリフェッチ部２はプリフ
ェッチした命令を命令デコード部１に転送する。命令デ
コード部１はこの命令をデコードし、マイクロ命令の先
頭アドレス等のデコード情報を演算制御部３に転送する
。
演算制御部３はマイクロ命令の先頭アドレスを基にマイ
クロ命令ＲＯＭ４から順次マイクロ命令を読出しマイク
ロ命令レジスタ５にラッチし、ラッチされたマイクロ命
令とその他のデコード情報により命令実行部８を制御し
て、命令を実行させる。
クロ命令ＲＯＭ４から順次マイクロ命令を読出しマイク
ロ命令レジスタ５にラッチし、ラッチされたマイクロ命
令とその他のデコード情報により命令実行部８を制御し
て、命令を実行させる。
命令実行部内８にはＡＬＵ１２、バレルシフタ１３等の
各種演算器、レジスタ群１４等が有り、内部バスのバス
Ａ９、バスＢＩＯ、バスＣ１ｌによってデータのやりと
りができるようになっている。バスＡ９、バスＢＩＯは
論理積をとれる構成のバスであり、バスＣ１ｌは論理和
をとれる構成のバスである。論理和をとれる構成のバス
は例えば第２図のような構成のバスである。
各種演算器、レジスタ群１４等が有り、内部バスのバス
Ａ９、バスＢＩＯ、バスＣ１ｌによってデータのやりと
りができるようになっている。バスＡ９、バスＢＩＯは
論理積をとれる構成のバスであり、バスＣ１ｌは論理和
をとれる構成のバスである。論理和をとれる構成のバス
は例えば第２図のような構成のバスである。
０ボルトを論理ＩＩ ＯＩＩ、Ｖｃｃボルトを論理ＩＩ
Ｉ ＩＩとした正論理を想定すれば、第２図の回路に
おいて、５ｏｕｒｃｅｌ＝Ｓｏｕｒｃｅ３のいずれかに
Ｖｃｃボルトの論理”１”の入力信号が印加されると、
Ｂｕｓ １ｉｎｅはＯボルトの論理ＰＩ ＯＩＰが得ら
れる。従って、第２図の回路はＮＯＲ回路として動作す
るため、論理和をとれる構成となる。
Ｉ ＩＩとした正論理を想定すれば、第２図の回路に
おいて、５ｏｕｒｃｅｌ＝Ｓｏｕｒｃｅ３のいずれかに
Ｖｃｃボルトの論理”１”の入力信号が印加されると、
Ｂｕｓ １ｉｎｅはＯボルトの論理ＰＩ ＯＩＰが得ら
れる。従って、第２図の回路はＮＯＲ回路として動作す
るため、論理和をとれる構成となる。
Ｖｃｃボルトを論理”０″、０ボルトを論理′１″とし
た負論理を想定すれば、第２図の回路において５ｏｕｒ
ｃｅｌ−３ｏｕｒｃｅ３のすべてにＶｃｃボルトの論理
”０”の入力信号が印加された場合に、Ｂｕｓ １ｉｎ
ｅは０ボルトの論理ｕ １ ｐｐが得られる。従って、
第２図の回路はＮＡＮＤ回路として動作するため、論理
積をとれる構成となる。
た負論理を想定すれば、第２図の回路において５ｏｕｒ
ｃｅｌ−３ｏｕｒｃｅ３のすべてにＶｃｃボルトの論理
”０”の入力信号が印加された場合に、Ｂｕｓ １ｉｎ
ｅは０ボルトの論理ｕ １ ｐｐが得られる。従って、
第２図の回路はＮＡＮＤ回路として動作するため、論理
積をとれる構成となる。
命令実行の際にデータのフェッチ又はストアが必要な場
合は命令実行部８がデータのフェッチ又はストア要求が
出すと共に、アドレスをアドレス変換部６に転送する。
合は命令実行部８がデータのフェッチ又はストア要求が
出すと共に、アドレスをアドレス変換部６に転送する。
アドレス変換部６は命令の場合と同様に物理アドレスを
論理アドレスに変換し、入出力制御部７に転送する。入
出力制御部７はこのアドレスを基にデータのフェッチ又
はストアを行う。
論理アドレスに変換し、入出力制御部７に転送する。入
出力制御部７はこのアドレスを基にデータのフェッチ又
はストアを行う。
第１図（ｂ）は本発明の制御方法を用いて論理和演算を
行った例である０図中５はマイクロ命令の一部である。
行った例である０図中５はマイクロ命令の一部である。
図中レジスタ群１４の内のＲＯｌＲｌ、Ｒ２、Ｒ３はレ
ジスタＯ、レジスタ１、レジスタ２、レジスタ３である
。バスＣ１ｌは論理和をとれる構成のバスである。この
例ではＡＬＵ１２の出力とレジスタＯどの論理和をとっ
てレジスタ】に格納している。ここでは以下のようにし
て、２つの出力ソースから同時にバスＣへ出力して論理
和をとれるようにしている。出力ソースをＡＩ、Ｕ１２
、バレルシフタ１３のグループ１とレジスタ群１４のグ
ループ２との２つのに分けて、それぞれのグループの中
から１つの出力ソースを選択する論理回路１６．１８を
設け、それぞれの選択論理回路を制御する信号１５．１
７ヲマイクロ命令から生成する。そして出力ツースゲル
ープ１からはＡＬＵ１２、出力ツースゲループ２からは
１ノジスタ０をバスＣ１ｌへ出力し、バスＣ１ｌに表わ
れた論理和をレジスタ］に入力するようにマイクロ命令
で指示する。指示された２つの出力ソースから同時にバ
スＣ１ｌへ出力して論理和をとりながら入力光のＩ／ジ
スタ１．へ転送することにより、レジスタ１には２つの
値の論理和が格納される。転送１回の時間で処理が終る
のでＡ Ｌ Ｕ１２を用いて計算するより処理が速い。
ジスタＯ、レジスタ１、レジスタ２、レジスタ３である
。バスＣ１ｌは論理和をとれる構成のバスである。この
例ではＡＬＵ１２の出力とレジスタＯどの論理和をとっ
てレジスタ】に格納している。ここでは以下のようにし
て、２つの出力ソースから同時にバスＣへ出力して論理
和をとれるようにしている。出力ソースをＡＩ、Ｕ１２
、バレルシフタ１３のグループ１とレジスタ群１４のグ
ループ２との２つのに分けて、それぞれのグループの中
から１つの出力ソースを選択する論理回路１６．１８を
設け、それぞれの選択論理回路を制御する信号１５．１
７ヲマイクロ命令から生成する。そして出力ツースゲル
ープ１からはＡＬＵ１２、出力ツースゲループ２からは
１ノジスタ０をバスＣ１ｌへ出力し、バスＣ１ｌに表わ
れた論理和をレジスタ］に入力するようにマイクロ命令
で指示する。指示された２つの出力ソースから同時にバ
スＣ１ｌへ出力して論理和をとりながら入力光のＩ／ジ
スタ１．へ転送することにより、レジスタ１には２つの
値の論理和が格納される。転送１回の時間で処理が終る
のでＡ Ｌ Ｕ１２を用いて計算するより処理が速い。
ここで述べた論理和演算はビットセット用いることがで
きる。ビットセットされるデータをレジスタ０に入れて
おき、セットすべきピノ１〜は１，それ以外はＯという
データをＡＬＵ１２に入れておく。これらの２つの値を
同時にバスへ出方し論理和をとりながらレジスタ１へ転
送することにより、レジスタ１にはビットセットされた
データが格納される。
きる。ビットセットされるデータをレジスタ０に入れて
おき、セットすべきピノ１〜は１，それ以外はＯという
データをＡＬＵ１２に入れておく。これらの２つの値を
同時にバスへ出方し論理和をとりながらレジスタ１へ転
送することにより、レジスタ１にはビットセットされた
データが格納される。
第１図（ｃ）は本発明の制御方法を用いてバレルシフタ
コントロール２７に１ノジスタ０の下位５ビツトの表す
値を入力した例である。このような操作が必要なのは以
下の理由による。図中のバレルシフタコントロール２７
にはシフトカラン１−どして−３１〜３１の値を指定す
ることが可能である。ピッ１−フィールド操作命令をマ
イクロプログラムでインプリメントする際に、データの
下位５ビツトのみをみて０〜３１の値をバレルシフタコ
ン１−ロール２７にセットする必要があった．例えば下
位６ビツトが１１１１１１の場合このデータをそのまま
バレルシフタコントロール２７にセットすると、−１と
みなされてしまう。そこで下位５ビツトのみを残すよう
にマスクを掛けるてからバレルシフタコントロール２７
にセットする操作を行った。この操作を行うと先程の例
の下位６ビツトが］、 １ １ １ １ １の場合には
３１がセット・される。
コントロール２７に１ノジスタ０の下位５ビツトの表す
値を入力した例である。このような操作が必要なのは以
下の理由による。図中のバレルシフタコントロール２７
にはシフトカラン１−どして−３１〜３１の値を指定す
ることが可能である。ピッ１−フィールド操作命令をマ
イクロプログラムでインプリメントする際に、データの
下位５ビツトのみをみて０〜３１の値をバレルシフタコ
ン１−ロール２７にセットする必要があった．例えば下
位６ビツトが１１１１１１の場合このデータをそのまま
バレルシフタコントロール２７にセットすると、−１と
みなされてしまう。そこで下位５ビツトのみを残すよう
にマスクを掛けるてからバレルシフタコントロール２７
にセットする操作を行った。この操作を行うと先程の例
の下位６ビツトが］、 １ １ １ １ １の場合には
３１がセット・される。
この操作は従来例で述べたような制御方法では下記のよ
うに３タロツクサイクルかかってしまう。
うに３タロツクサイクルかかってしまう。
マスクさ扛るデータはレジスタＯに入っている。
先ずあらかじめ」二位２７ビツ１−は０、下位５ビツト
は１のマスクをレジスタ１にセットしておく。］り］ロ
ックザイクルにこのマスクとマスクされるデータをＡ
Ｔ．、 Ｕ １２に転送して論理積をとり、データの下
位５ビツトのみを残す．２クロツクサイクル目にこの結
果をレジスタＯに転送し、３クロックサイクル目にこの
レジスタ０の（直をバレルシフタコントロール２７に転
送する。
は１のマスクをレジスタ１にセットしておく。］り］ロ
ックザイクルにこのマスクとマスクされるデータをＡ
Ｔ．、 Ｕ １２に転送して論理積をとり、データの下
位５ビツトのみを残す．２クロツクサイクル目にこの結
果をレジスタＯに転送し、３クロックサイクル目にこの
レジスタ０の（直をバレルシフタコントロール２７に転
送する。
さてこれを本発明の制御方法を用いて行うと第１図（ｃ
）のようになる。図中１４のＲＯ、Ｒ１はレジスタ０、
レジスタ１−である。先程と同じようにマスクされるデ
ータはレジスタＯに、マスクはレジスタＪに入っている
。バスＢは論理積をとれる構成のバスである。ここでは
以下のようにして、２つの出力ソースから同時にバスＢ
へ出力して論理積祭とれるようにしている。レジスタＯ
の出力光のバスＡ９、バスＢＩＯ、バスＣｌｌの中から
一つ選択して出力するか、どこにも出力しないかを切分
ける論理回路２４と，同様の切分けをレジスタ１に対し
て行う論理回路２６とを設け、それぞれの論理回路を制
御する信号２３． ２４をマイクロ命令から生成する。
）のようになる。図中１４のＲＯ、Ｒ１はレジスタ０、
レジスタ１−である。先程と同じようにマスクされるデ
ータはレジスタＯに、マスクはレジスタＪに入っている
。バスＢは論理積をとれる構成のバスである。ここでは
以下のようにして、２つの出力ソースから同時にバスＢ
へ出力して論理積祭とれるようにしている。レジスタＯ
の出力光のバスＡ９、バスＢＩＯ、バスＣｌｌの中から
一つ選択して出力するか、どこにも出力しないかを切分
ける論理回路２４と，同様の切分けをレジスタ１に対し
て行う論理回路２６とを設け、それぞれの論理回路を制
御する信号２３． ２４をマイクロ命令から生成する。
レジスタＯ、レジスタ１の出力光どして共にバスＢＩＯ
を選択し，バスＢＩＯの入力光をバレルシフタコントロ
ール２７にするようにマイタロ命令で指示する。指示さ
れた２つの出力ソースから同時にバスＢＩＯへ出力して
論理積をとりながら入力光のバレルシフタコントロール
２７へ転送することにより，バレルシフタコン１−ロー
ル２７には２つの値の論理積が格納される。
を選択し，バスＢＩＯの入力光をバレルシフタコントロ
ール２７にするようにマイタロ命令で指示する。指示さ
れた２つの出力ソースから同時にバスＢＩＯへ出力して
論理積をとりながら入力光のバレルシフタコントロール
２７へ転送することにより，バレルシフタコン１−ロー
ル２７には２つの値の論理積が格納される。
前述の３タロツクザイクルかかる従来の制御方法の例で
はＡＬＵ１２はデータを転送して演算を行い結果を転送
するのに２クロツクサイタルかかるものを用いている．
ＡＬＵ１２をどんなに速くしても転送のみを行うよりは
遅いので本発明の制御方法を用いた方が処理が速い。
はＡＬＵ１２はデータを転送して演算を行い結果を転送
するのに２クロツクサイタルかかるものを用いている．
ＡＬＵ１２をどんなに速くしても転送のみを行うよりは
遅いので本発明の制御方法を用いた方が処理が速い。
第３図のようにバスＡ２８の値とバスＢ２９の否定値を
バスＣ３０の出力ソースとできるように論理回路３４．
３５を加えれば、排他的論理和演算も行うことができる
。バスＡ２８は論理和が、バスＢ２９、バスＣ３０は論
理積がとれるバスである０図中３１．３２．３３はレジ
スタ１、レジスタ２、レジスタ３である。
バスＣ３０の出力ソースとできるように論理回路３４．
３５を加えれば、排他的論理和演算も行うことができる
。バスＡ２８は論理和が、バスＢ２９、バスＣ３０は論
理積がとれるバスである０図中３１．３２．３３はレジ
スタ１、レジスタ２、レジスタ３である。
レジスタ１、レジスタ２の値を同時にバスＡ２８゜バス
Ｂ２９に出力して、バスＡ２８が２つの値の論理和にバ
スＢ２９が２つの値の論理積になるようにし、バスＡ２
８の値とバスＢ２９の否定値をバスＣ３０に入力すると
、バスＣ３０はレジスタ１、レジスタ２の排他的論理和
となる。第３図ではこのバスＣ３０の値をレジスタ３に
入力している。
Ｂ２９に出力して、バスＡ２８が２つの値の論理和にバ
スＢ２９が２つの値の論理積になるようにし、バスＡ２
８の値とバスＢ２９の否定値をバスＣ３０に入力すると
、バスＣ３０はレジスタ１、レジスタ２の排他的論理和
となる。第３図ではこのバスＣ３０の値をレジスタ３に
入力している。
第４図はＣ＝Ａ＋Ｂを計算を行う４ビツト加算器である
。この加算器で本発明の制御方法を用いて最初の２つの
値の論理積、論理和をとる処理をデータ転送時にバス上
で行なえば、処理時間を短縮できるとともに破線で示し
た論理回路を省略でき、トランジスタ数を削減できる。
。この加算器で本発明の制御方法を用いて最初の２つの
値の論理積、論理和をとる処理をデータ転送時にバス上
で行なえば、処理時間を短縮できるとともに破線で示し
た論理回路を省略でき、トランジスタ数を削減できる。
また最後の処理もバス上で行うことができ、破線で示し
た論理回路を省略できる。
た論理回路を省略できる。
［発明の効果］
従来演算器で行っていた論理積、論理和演算をバスで行
うことにより、演算器は別の処理に用いることができ、
処理の並列化が進む、また演算器を使用した場合は演算
器へデータを転送して演算し結果を再び転送するのに対
し、バスを使用した場合はデータ転送時に演算するため
、演算器で行った場合より処理が速い。さらに演算器は
加減算のような術上げ桁下げを必要とする演算も行える
ように構成されているため演算結果の確定が遅いが、バ
スの場合桁上げ桁下げをしないため値の確定が速い。
うことにより、演算器は別の処理に用いることができ、
処理の並列化が進む、また演算器を使用した場合は演算
器へデータを転送して演算し結果を再び転送するのに対
し、バスを使用した場合はデータ転送時に演算するため
、演算器で行った場合より処理が速い。さらに演算器は
加減算のような術上げ桁下げを必要とする演算も行える
ように構成されているため演算結果の確定が遅いが、バ
スの場合桁上げ桁下げをしないため値の確定が速い。
第４図のような加算器で、破線で示した部分の論理演算
をバスで行った場合、通常の破線部分まで含むような加
算器に比べて論理段数が少なく、性能が良くなる。
をバスで行った場合、通常の破線部分まで含むような加
算器に比べて論理段数が少なく、性能が良くなる。
第１図（ａ）は本発明の制御方法を用いたマイクロプロ
セッサの概略図、第１図（ｂ）は本発明の制御方法を用
いて論理和演算を行った例の図、第１図（ｃ）は本発明
の制御方法を用いて論理和演算を行った例の図、第２図
は従来例で用いられているプリチャージ型のバスの図、
第３図は本発明の制御方法を用いて排他的論理和を求め
た例の図、第４図は本発明の制御方法を用いて４ビツト
加算器の高速化、トランジスタ数の削減を行った例の図
である。 １、命令デコード部、２．命令ブリフェッチ部、３、演
算制御部、４．マイクロ命令ＲＯＭ、５゜マイクロ命令
レジスタ、６．アドレス変換部、７゜入出力制御部、８
．命令実行部、９．バスＡ、１０゜バスＢ、１１．バス
Ｃ１１２，ＡＬＵ、１３．バレルシフタ、１４．レジス
タ群。
セッサの概略図、第１図（ｂ）は本発明の制御方法を用
いて論理和演算を行った例の図、第１図（ｃ）は本発明
の制御方法を用いて論理和演算を行った例の図、第２図
は従来例で用いられているプリチャージ型のバスの図、
第３図は本発明の制御方法を用いて排他的論理和を求め
た例の図、第４図は本発明の制御方法を用いて４ビツト
加算器の高速化、トランジスタ数の削減を行った例の図
である。 １、命令デコード部、２．命令ブリフェッチ部、３、演
算制御部、４．マイクロ命令ＲＯＭ、５゜マイクロ命令
レジスタ、６．アドレス変換部、７゜入出力制御部、８
．命令実行部、９．バスＡ、１０゜バスＢ、１１．バス
Ｃ１１２，ＡＬＵ、１３．バレルシフタ、１４．レジス
タ群。
Claims (1)
- 【特許請求の範囲】 １、特定マイクロ命令に応答して少くなくとも二つの出
力ソースからデータをバスに送出して論理演算を行うこ
とを特徴とするマイクロプロセッサ。 ２、上記少なくとも二つのソースはＡＬＵ又は汎用レジ
スタであることを特徴とする請求項１記載のマイクロプ
ロセッサ。 ３、特定マイクロ命令に応答して少くなくとも二つの出
力ソースからデータをバスに送出して論理演算を行うこ
とを特徴とするデータ処理システム。 ４、上記少なくとも二つのソースはＡＬＵ又は汎用レジ
スタであることを特徴とする請求項３記載のデータ処理
システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091561A JPH01263820A (ja) | 1988-04-15 | 1988-04-15 | マイクロプロセッサ |
| US07/336,778 US5220670A (en) | 1988-04-15 | 1989-04-13 | Microprocessor having ability to carry out logical operation on internal bus |
| KR89005000A KR970002392B1 (en) | 1988-04-15 | 1989-04-15 | Microprocessor having ability to carry out logical operation on internal bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63091561A JPH01263820A (ja) | 1988-04-15 | 1988-04-15 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01263820A true JPH01263820A (ja) | 1989-10-20 |
Family
ID=14029923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63091561A Pending JPH01263820A (ja) | 1988-04-15 | 1988-04-15 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220670A (ja) |
| JP (1) | JPH01263820A (ja) |
| KR (1) | KR970002392B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100212139B1 (ko) * | 1996-07-22 | 1999-08-02 | 윤종용 | 클럭공급장치 |
| US20050278505A1 (en) | 2004-05-19 | 2005-12-15 | Lim Seow C | Microprocessor architecture including zero impact predictive data pre-fetch mechanism for pipeline data memory |
| US20070074004A1 (en) * | 2005-09-28 | 2007-03-29 | Arc International (Uk) Limited | Systems and methods for selectively decoupling a parallel extended instruction pipeline |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6380323A (ja) * | 1986-09-24 | 1988-04-11 | Nec Corp | Ｌｓｉのバスドライバ− |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-04-15 JP JP63091561A patent/JPH01263820A/ja active Pending
-
1989
- 1989-04-13 US US07/336,778 patent/US5220670A/en not_active Expired - Lifetime
- 1989-04-15 KR KR89005000A patent/KR970002392B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6380323A (ja) * | 1986-09-24 | 1988-04-11 | Nec Corp | Ｌｓｉのバスドライバ− |
Also Published As
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|---|---|
| US5220670A (en) | 1993-06-15 |
| KR970002392B1 (en) | 1997-03-05 |
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