JPH01264252A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置において、特にバイポーラトランジ
スタとＭＯＳ−ＦＥＴを混在させる場合のバイポーラの
電極の配置に関するものである。

〔従来の技術〕

第７図に示すような半導体記憶装置において、従来のワ
ード線を駆動する回路として、例えば、１９７７　アイ
・ニス・ニス・シー・シー：ダイジェスト・オブ・テク
ニカル・ペーパーズ（ＩＳＳＣＣ。

Ｄｉｇ、ｏｆ　Ｔｅｃｈ、Ｐａｐｅｒｓ）　ｐ　１２〜
ｐ　１３に示された回路がある。この回路を第１１図に
示し、その回路構成を説明する０回路を構成しているＭ
ＯＳ−ＦＥＴ　（以下ＭＯ８）はＮチャンネルでエンハ
ンスメント型である。第１１図で、ＭＡがメモリアレ一
部で、Ｄｏ、Ｄ−がデータ線、Ｗｏ”Ｗ７がワード線で
ある。メモリセルはＭＯＳ、コンデンサー各々１個で構
成され、たとえば同図でＭＯ３ＱＭｏ、コンデンサーＣ
Ｍ　ｏでメモリセルＭ　Ｃｏを構成している、ＷＤはワ
ード線駆動回路部で、Ｑ　Ｗ　ｏ　＝　Ｑ　Ｗ　７がワ
ード線駆動用のＭＯＳで、Ｑ　Ｔ　ｏ　”　Ｑ　Ｔ　７
はチャージトラップ用のＭＯＳである。またＱＸｏ。

ＱＸｚはワード線群選択用のＭＯＳである。ＸＤは行デ
コーダ部で、１個のデコーダで多数あるワード線のうち
４本のワード線を選択する。たとえは、デコーダＸ　Ｄ
　ｏでワード線Ｗｏ＝Ｗａを選択するｅ　Ｓ　Ｄ　ｏ−
５Ｄ　ｓは、上記選択された４本のワード線のうち１本
のワード線を選択するための信号を出す回路である。こ
のような回路では、Ｑ　Ｍ　ｏ　。

ＱＷｏ共にＭＯＳでありＱ　Ｍ　ｏの微細化に比例して
これを駆動するＭＯＳトランジスタＱＷｏも微−細化さ
れる。よって、両者のレイアウト上での不整合は小さく
比較的容易にこれを回避できる。

〔発明が解決しようとする１１題〕 しかし、バイポーラトランジスタ（以下バイポーラ）と
０ＭＯ８とを同一基板上に作製するいわゆるＢｉＣＭＯ
５技術を用いて上記半導体装置を達成する時以下の問題
が生じる１回路ブロックＭＡでは、高集積化のため第１
１図と同様なＭＯＳのみの回路が用いられるが、これを
駆動する回路ブロックＷＤ、ＸＤには駆動能力の高いバ
イポーラを用いて高動動作を達成する。特にワード線の
駆動には、ワード線が重負荷のためバイポーラの使用が
適しており、ＭＯ８ＱＷｏのかわりにバイポーラが用い
られる。この時、エミッタにはワード線が接続され、ベ
ースを制御してワード線を充電する。コレクタは電源に
接続するため他のバイポーラと共通にできる。このよう
な配置では、　Ｍ　ＯＳ　Ｑ　Ｍ。

とバイポーラとにレイアウト上の不整合が生じてしまう
、ワード線が並ぶ方向へのバイポーラの大きさはＭＯＳ
に比べ大であるからである。よってＭＡの高集積化を推
し進めるともはやバイポーラでＱ　Ｍ　ｏを駆動するこ
とはレイアウト上不可能となる。

〔課題を解決するための手段〕

このため、バイポーラの寸法を小さくする必要がある。

ここで用いるバイポーラはコレクタ共通であるため、素
子公理領域は必要ないが、コレクタ電極は存在する。よ
って、第１図に示すようにバイポーラｎ個おきにコレク
タ電極を設けることによってこの領域を減少させバイポ
ーラのレイアウト寸法を小さくすることができる。また
は、第２図に示すように、コレクタ電極をコレクタを共
通にしてバイポーラを接続する方向に沿って一列に並べ
ることでもこの方向へのバイポーラのレイアウト寸法を
小さくすることができる。

〔作用〕

コレクタ電極をバイポーラｎ個におきに、または−列に
並べて設けることにより、電極作製領域分だけバイポー
ラのレイアウト寸法を小さくすることができる。これに
よって、このバイポーラで駆動するＭＯＳのレイアウト
寸法と整合するようなバイポーラのレイアウトが可能と
なる。

〔実施例〕

以下、本発明の実施例を図面に用いて説明する。

第１図は本発明の一実施例を示すバイポーラの平面模式
図と断面模式図であり多数のバイポーラが並んでいるう
ちの一部を示す、バイポーラＱ。

Ｑｓ〜Ｑｎ共通のコレクタは、ｎ型基板上にｎ十型の高
濃度埋込［ＣＢとｎ型のコレクタ領域Ｃとで形成されて
いる。このコレクタ内にｎ型のベースＢ、ｎ型のエミッ
タＥが形成され、ｎｐｎのバイポーらをつくっている。

また、記号図は電極をあられし、コレクタ電極ＣＩ、Ｃ
Ｚはバイポーラｎ個おきに電極引き出し用高濃度層ＧＥ
からとられ、ベース電極Ｂ１〜ＢｎＩＢＩＩ？エミッタ
電極Ｅ１〜Ｅｌｌ、　Ｅ、と同じく配線悲によって他の
デバイスと接続される。この実施例によれば、コレクタ
電極をバイポーラｎ個おきに設けるため、この図の横方
向のレイアウト寸法を小さくできる利点がある。

この実施例では、コレクタ電極が少ないため電流供給能
力が低い恐れがあるが１例えば、ワードドライバに用い
る場合に一度に動作するバイポーラは１個程度であるの
で、ｎが極端に大きくない限り実用上問題はない、なお
、本実施例では隣接するバイポーラのベース電極とベー
ス電極、エミッタ電極とエミッタ電極が隣合う配置とし
たが、エミッタ電極とベース電極とが交互にくりかえす
配置にしてもよい。

第２図は、本発明の他の実施例を示すバイポーラの平面
模式図と回路図である。この実施例では。

コレクタ電極Ｃ１−Ｃｎをエミッタ電極またはベース電
極の横に設けるのではなく、コレクタを共通にバイポー
ラを配置していく方向に一列に並べて設けている。この
ため、図の横方向のレイアウト寸法はベース領域間のレ
イアウト規則のみで決まるまで小さくできる利点がある
。なお、本図ではコレクタ電極は分離しであるが、これ
をすべて接続してもかまわない、さらに１本図のように
ｎ個バイポーラを接続しＱｎでコレクタの配線を電源に
接続したのち、再びｎ個を同様に接続してもかまわない
、また、エミッタ電極とベース電極とを交互にくりかえ
す配置でもよい。

ここで、これらのバイポーラの制御方法について述べる
。コレクタを電源に、エミッタを出力に接続したバイポ
ーラでは、ベースに電流を流すことで出力を充電するこ
とができる。このベースの駆動にＭＯＳを用いることが
でき、この例を第３図に示す、（ａ）はデバイス断面と
結線法を示したものであり、（ｂ）は回路図である。Ｐ
ＭＯ８のリースはバイポーラのコレクタへの電源と同じ
電圧の電源に、ドレインはバイポーラのベースに接続さ
れている。入力に信号がはいりこの９ＭＯ５がオンする
と、ベースに電源より電流が流れバイポーラがオン出力
を充電する。しかし、この時、図の点線で示したように
、ｐＭＯ８のリースを直接接続すると以下の問題が生じ
る。バイポーラがオンすると、コレクタ塩ｐＡｃ＾から
エミッタＥへ電流が流れる。この時、コレクタ抵抗ｒｃ
ｓのため。

エミッタ直下のコレクタの電位は電源電圧は低下する。

このため、ｐＭＯ８のリースに電源が直接接続されてい
ると、ベースには電源と同じ電圧が印加されてしまい、
ベース・コレクタ間のｐｎ接合が順方向となりバイポー
ラは飽和する。これを避けるには、ＰＭＯ８のリースを
点線のように電源に直接接続するのではなく、バイポー
ラのコレクタに第２の電極Ｃａを設けこれと接続すると
良い。こうすると、Ｙｅｓのため電源電圧より低下した
電圧がｐＭＯ８のリースに加わり、よって、この電圧が
ベースに加わるためバイポーラは飽和しない、この結線
法を以下記号として（ｂ）に示したように、コレクタを
示す線の途中から取り出して示す。この方法はｎ　Ｍ　
ＯＳとバイポーラの組み合わせでも有効である。第４図
に、この２つのコレクタ電極を持つバイポーラの平面模
式図を示す。

（ａ）は第３図のものと同じであり、（ｂ）は第２のコ
レクタ電極Ｃａを図のように設ける。この配置でも、Ｃ
＾からＥへ大電流が流れるためＣＢの電位は低下する。

第３図の結線法及び第４図のバイポーラレイアウトは、
例えば、増田他“バイポーラＣＭＯ５による高速論理回
路″、電子通信学会論文誌、　ｖ　ｏ　ｌ　、　Ｊ　６
７−　Ｃ、Ｎｎ　１２　、　ｐ９９９　、　（１９８４
）に記載のようなりｉＣ：ＭＯＳ論理回路を用いる場合
に必須である。

第５図は、第１図の実施例と上述のバイポーラ駆動の方
法でのバイポーラのレイアウト法とを組み合わせた一実
施例、第６図は、第２図の実施例と組み合わせた一実施
例である。これらによれば、ＭＯＳでバイポーラを制御
する方式において、バイポーラを飽和させることなく、
図の横方式のバイポーラのレイアウト寸法を小さくでき
る利点がある。

本発明には種々の用途が考えられるが、ＭＯＳメモリセ
ルを用いたスタティック形メモリ（ＳＲＡＭ）。

ダイナミック形メモリ（ＤＲＡＭ）あるいはり−ドオン
リメモリ（ＲＯＭ）等の半導体記憶装置のワードドライ
バ、Ｙドライバに用いると有効であり−、特にＤＲＡＭ
のワードドライバ、Ｙドライバに好適である。なぜなら
、これらはＤＲＡＭ中最も集積度の高いメモリアレーを
制御するからである。メモリアレーはｎ　Ｍ　ＯＳもし
くはｐＭＯ３あるいはＣＭＯＳを用いて構成されるため
、これらを直接制御するワードドライバ、Ｙドライバに
バイポーラを用いると通常の方法ではたちまちレイアウ
トに困難を生じる。

本発明を、このＤＲＡＭに適用する実施例を以下に示す
、第７図は、ＤＲＡＭの回路ブロック構成図である。３
はメモリアレーであり、１，６はそれぞれＸアドレスバ
ッファ、Ｙアドレスバツフア、２，５はそれぞれＸデコ
ーダ・ワードドライバ、Ｙデコーダ・ワードドライバ、
４はＹセレクタ、７はセンス回路、８は出力バッファ、
９゜１０はそれぞれ人力バッファ、１１は入力データバ
ッファである。　Ａ　ｒ　〜Ａ　ｘ　、　Ａ　ｒ　”　
Ａ　ｙはＸ行とＹ列のアドレス信号であり、メモリアレ
ー３の１ビツトを選択するためのものである。Ｃ８は、
このチップを有効にする信号、Ｒ／Ｗは、メモリアレー
３内の情報を読み出したり、あるいは、ＤＡＴＡＩＮ信
号をメモリアレー３内に書き込むための制御信号である
。メモリアレー３からの読み出し信号は１通常のＲＡＭ
では２Ｙビツトが同時に読み出され、Ｙセレクタ４によ
りそのうちの１ビツトがセンス回路７．出力バッファ８
を経由して、ＤＡＴＡＯＵＴ端子に出力される。アドレ
スバッファはアドレス信号を取り込んだり、この信号を
記憶しておくためのものであり、必要があればアドレス
信号の信号レベルを他に変換したりする。

このような回路構成で、メモリアレーは例えば特願昭６
０−８９７６の第５５図、第５６図に示されるようなＩ
Ｔｒ型、３Ｔｒ型のメモリセルで構成され、集積度は極
めて高く、これを制御するのにバイポーラを用いるとレ
イアウトに困難を生じる。

第８図に、ワードドライバとメモリアレーの例を示す。

メモリアレーはメモリセルＭＳ、これを制御する信号線
であるワード線Ｗ　ｏ　”　Ｗ　ｓ、メモリセルに出し
入れする信号の増幅を行なうセンスアンプＳＡ等で構成
されており、ワードドライバは本図ではＸデコーダから
の信号Ｘ　ｏ　＝　Ｗ　ｓを受けてワード線を充電する
。ｐＭＯ８を含む回路ＷＤｏ〜ＷＤｓとこのｐＭＯ３に
よって第３図の方法で制御されるバイポーラＱ　ｏ　＝
　Ｑ　ｓで示した。各コレクタは共通の電源ｖｃに接続
され、各エミッタは各ワード線に接続されている。この
ような構成の回路では、バイポーラＱ　ｏ　”　Ｑ　ａ
のレイアウト上の寸法がＭＳの寸法より通常の方法では
大きくなってしまい、本発明が必要となる。なお、第３
図の方法を用いずｐＭＯ８のリースを電源に接続したり
。

あるいは他の方法でバイポーラの制御を行なっても本発
明は同様に必要となる。

第９図に、第６図の実施例をワードドライバに適用した
一実施例を示す。コレクタを共通にし。

コレクタ電極Ｃ＾を図のように配置することにより図の
横方向の寸法を減らし、ワード線Ｗ　ｏ　”　Ｗ　ｘに
接続されるメモリセルＭＳとの整合を良くできる利点が
ある。　Ｗ　Ｄ　ｏ　”　Ｗ　Ｄ　３は第８図の回路ブ
ロックＷ　Ｄ　ｏ　”　Ｗ　Ｄ　ａのレイアウトを示す
、第８図に示したＷ　Ｄ　ｏとバイポーラの第２コレク
タ、ベースとの結線ａ、ｂに対応する第９図上の配線を
同じａ、ｂとして示した。これらの配線層と異なる配線
層を図中点線で示した。なお、本実施例では、バイポー
ラのエミッタ電極とエミッタ電極、ベース電極とベース
電極とが隣合う配置としたが、エミッタ電極とベース電
極とが交互にくりかえす配　７置でもかまわない、また
、第１図、第２図あるいは第５図の実施例をワードドラ
イバに用いることもできる。さらに、実際のワードドラ
イバのレイアウトでは、第１０図に示したようにドライ
バを４列に並べ、メモリセル４個の寸法にバイポーラ１
個の寸法が対応するようにする場合もある。同様にメモ
リセル２〜８個の寸法にバイポーラ１個の寸法が対応す
るようにする場合もある。これらの場合でも、コレクタ
電極に本発明を用いた時のみレイアウト上の整合をとる
ことができる。第１図、第２図あるいは第５図の実施例
を用いる場合も同様である。また、バイポーラのエミッ
タ電極とベース電極とが交互にくりかえす配置の場合も
ある。

〔発明の効果〕

以上、本発明によれば、バイポーラのレイアウト寸法を
小さくすることができるので、このバイポーラが駆動す
るＭＯＳのレイアウト寸法との整合を良くすることがで
きる。

【図面の簡単な説明】

第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図はＭＯＳでバイポーラを駆動する時の
結線法を示す図、第４図は第３図の場合のバイポーラの
平面模式図、第５図は第３図の方法を用いた場合の本発
明の第３の実施例、第６図は第３図の方法を用いた場合
の本発明の第４の実施例、第７図は半導体記憶装置の回
路ブロック構成図、第８図はワードドライバの構成を示
す図、第９図、第１０図は本発明をワードドライバに適
用した実施例、第１１図は従来のワードドライバを示す
図。 Ｃ・・・バイポーラトランジスタコレクタ領域、Ｂ・・
・バイポーラトランジスタベース領域、Ｅ・・・バイポ
ーラトランジスタエミッタ領域、Ｃ１−Ｃｎ・・・コレ
クタ電極、Ｃ＾・・・第１コレクタ電極、Ｃａ・・・第
２コ第４図 （え）（ｂ） ＣＡ　　第１フＬフタ１乞才セ ＣＢ　第２コしフタ＠石鋲 Ｓ　　ソース Ｄ　　ＬＬイン 第５図 、Ｃ 第６図 Ｃコし７ノ＠入 昭　７　図 ｃｓ　　　４−、、ブ表し７１−ｆきつ１不　９　図 ０　　コト２ノ冷Ｑ成 Ｃ，４第１コム７ヌ電ネセ Ｃ１０第２コＬ２タ唱りη２ Ｘ　　　Ｘｆ”コ−７”＆ｊ）　　　　　ＣＢ　　第２
７ｃ７７ｔ＆不　　１１　　図

Claims (1)

1. 【特許請求の範囲】 １、コレクタを共有する複数のバイポーラトランジスタ
   を有する半導体装置において、該コレクタ給電の電極を
   該バイポーラトランジスタのベースとエミッタの対ｎ個
   （ｎ≧２）おきに配置することを特徴とする半導体装置
   。 ２、コレクタを共有する複数のバイポーラトランジスタ
   を有する半導体装置において、該バイポーラトランジス
   タのベースとエミッタの対を連続して配置し、この配置
   と平行にコレクタ給電の電極を配置することを特徴とす
   る半導体装置。 ３、少なくとも１個の絶縁ゲート型電界効果トランジス
   タを有することを特徴とする特許請求の範囲第１項ある
   いは第２項記載の半導体装置。 ４、特許請求の範囲第１項または第２項または第３項記
   載のバイポーラトランジスタを用いてダイナミック型ラ
   ンダムアクセスメモリ（ＤＲＡＭ）を作製したことを特
   徴とする半導体装置。