JPH01266648A - シリアルｉ／ｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンピュータに内蔵されるシリアル
１／Ｏ回路に関するものである。

（ロ）従来の技術 第２図は従来のシリアルＩ／Ｏ回路を示す図であり、符
号及び接続を説明すると、（１）は、シリアルデータが
入力される入力端子、り２）は、シリアルデータが出力
される出力端子、（３）は、内部同期クロック発生回路
（内部同期クロック発生手段）、（４）は、外部同期ク
ロックが入力されると共に内部同期クロックが入出力さ
れる入出力端子、〈５）は、一方の入力端子が前記入出
力端子（４）と接続きれたＡＮＤ回路、（６）は、入力
端子が前記入力端子（１）と接続され、クロック端子が
前記ＡＮＤ回路（５）の出力端子と接続され、出力端子
が前記出力端子（２）と接続された８ビツトのシフトレ
ジスタ、（７）はＲ３−ＦＦ、（８）は、一方の入力端
子が前記入出力端子（４）と接続されると共に他方の入
力端子が前記Ｒ３−ＦＦ（７）のＱ端子と接続されたＡ
ＮＤ回路、（９）は、入力端子が前記ＡＮＤ回路（８）
の出力端子と接続された４ビツトのカウンター（内外部
同期クロック計数手段）、〈／Ｏ）は、Ｒ端子が前記カ
ウンター（９）の出力端子と接続されると共にＱ端子が
前記ＡＮＤ回路（５）の他方の入力端子と接続されたＲ
８−ＦＦ（シフトレジスタ制御手段）、（１１）は、入
力端子が前記カウンター（９）の各ビットの出力端子と
パラレル接続きれたＯＲ回路、（１２）は、フラグＦが
前記ＯＲ回路（１１）の出力端子と接続されたスティタ
スレジスタであって、前記ＯＲ回路（１１）及び前記フ
ラグはシリアルデータ判定手段を構成し、（１３）は、
前記シフトレジスタ（６）の入出力端子及び前記スティ
タスレジスタ（１２）の入出力端子とパラレル接続され
たシステムバスである。

外１部間期クロックに基づいて、シリアルデータをシフ
トレジスタ（６）に順次入力する場合、データ送受信開
始命令が実行されると、Ｒ８−ＦＦ（７）（ｔｏ）がセ
ットされ、カウンター（９）がリセットされる。そして
内部同期クロックが内部同期クロック発生回路（３）か
ら発生せず、８ビツトのシリアルデータ及び該シリアル
データに同期した８コの外部同期クロックが相手側から
発生する両命令が実行され、シリアルデータが入力端子
（１）に入力されると共に外部同期クロックが入出力端
子り４）に入力されると、シリアルデータがシフトレジ
スタ（６）の入力端子に入力されると共に外部同期クロ
ックがＡＮＤ回路（５）を介してシフトレジスタ（６）
のクロック端子に入力され、外部同期クロックに基づい
て、シリアルデータがシフトレジスタ（６）に順次入力
される。一方、外部同期クロックがＡＮＤ回路（８）を
介してカウンター（９）の入力端子にも入力され、カウ
ンター（９）が外部同期クロックの立下りを計数する。

そしてカウンター（９）が’／Ｏ００．を計数すると、
「Ｑ、Ｑ。

Ｑ８Ｑ４Ｊ　＝　’　ＯＯ００」カカウ’／夕＜９＞（
７＞各ビットから出力されて０２回路（１１）にパラレ
ル入力され、フラグＦが「０．とされる。一方、全外部
同期クロックに基づいて、全シリアルデータがシフトレ
ジスタ（６〉に順次入力されたものと見なされることか
ら、ＲＳ　−Ｆ　Ｆ　（／Ｏ）がリセットされ、シフト
レジスタ（６）がＡＮＤ回路（５）を介して動作を禁止
されると共に割り込み要求が発生する。そして割り込み
要求が許可されると、割り込みが発生してから外部同期
クロックの１周期を遅延して、フラグＦが判定される。

ここでカウンター（９）が外部同期クロックの立下りを
計数する途中でノイズが発生し、カウンター（９）がノ
イズ及び一部の外部同期クロックの立下りを計数してｒ
ｌｏｏｏ」を計数すると、外部同期クロックの１周期を
遅延して、残りの外部同期クロックがＡＮＤ回路（８）
を介してカウンター（９）の入力端子に人力され、カウ
ンター（９）が残りの外部同期クロックの立下りを更に
計数する。即ち’　Ｑ＋ＱｔＱｓＱａ」ｆ−’　０００
０　Ｊ　がカ’）ンター（９）の各ビットから出力され
てＯＲ回路（１１）にパラレル入力され、フラグＦが「
ｏＪから「１．にセットされる。そこでフラグＦが割り
込みによって１１」と判定され、誤ったシリアルデータ
がシフトレジスタ（６）に順次入力されたものと判断さ
れ、データ送受信開始命令が再度実行される。

またカウンター（９）が外部同期クロックの立下りを計
数する途中でノイズが発生せず、カウンター（９）が全
外部同期クロックの立下りを計数して’／Ｏ００ヨを計
数すると、フラグＦが「ｏ。

のままとされる、そこでフラグＦが割り込みによって／
Ｏ」と判定され、正しいシリアルデータがシフトレジス
タに順次入力されたものと判定される。そしてレジスタ
リード命令が実行されると、Ｒ３−ＦＦ（７）がリセッ
トされ、カウンター（９）がＡＮＤ回路（８）を介して
動作を禁止される。

一方、正しいシリアルデータがシステムバス（１３）に
転送され、種々のプログラムが実行される。

尚、内部同期クロックに基づいて、シリアルデータをシ
フトレジスタ（６）に順次入力する場合、同様の動作を
実行すればよい、（特願昭６０−２５８０６２号参照） （ハ）発明が解決しようとする課題　　　′しかしなが
ら前記（ロ）項記載の従来の技術の場合、シフトレジス
タの動作を禁止してから、同期クロックの１周期を遅延
して、シフトレジスタに順次入力されたシリアルデータ
の正誤を判定するが、内部同期クロック又は外部同期ク
ロックの１周期の遅延量をソフト処理することから、プ
ログラムステップ数の増加を招く問題点があった。

（ニ）課題を解決するための手段 本発明は、内部同期クロック又は外部同期クロックに基
づいてシリアルデータを順次入力するシフトレジスタと
、前記内部同期クロックを発生する内部同期クロック発
生手段と、前記シフトレジスタの動作を行うための同期
クロック数より大きい計数容量を有し、前記内部同期ク
ロック又は前記外部同期クロックを計数する内外部同期
クロック計数手段と、前記同期クロック数と等しい前記
内外部同期クロック計数手段の計数値に基づいて、前記
シフトレジスタの動作を禁止するシフトレジスタ制御手
段と、前記内外部同期クロック計数手段の計数値及び前
記シフトレジスタ制御手段の出力に基づいて、前記シフ
トレジスタに順次入力されたシリアルデータの正誤を判
定するシリアルデータ判定手段とを設けたシリアルＩ／
Ｏ回路において、前記内部同期クロック又は前記外部同
期クロックの選択信号に基づいて前記内部同期クロック
発生手段の動作を制御すると共に、前記シフトレジスタ
制御手段の出力に基づいて停止状態にある前記内部同期
クロック発生手段の動作を開始きせる内部同期クロック
制御手段と、前記内部同期クロックを計数する内部同期
クロック計数手段と、前記シフトレジスタ制御手段の出
力及び前記内部同期クロック計数手段の計数値に基づい
て、前記シフトレジスタの動作を禁止してから少なくと
も前記同期クロックの１周期以上を遅延して、前記シフ
トレジスタに順次入力されたシリアルデータの正誤を判
定させるシリアルデータ判定遅延手段とを設けたシリア
ルＩ／Ｏ回路により、前記（ハ）項記載の問題点を解決
する。

（ネ）作用 前記（ニ）項記載の本発明によれば、内部同期クロック
又は外部同期クロックに基ついてシリアルデータを順次
入力するシフトレジスタと、前記内部同期クロックを発
生する内部同期クロック発生手段と、前記シフトレジス
タの動作を行うための同期クロック数より大きい計数容
量を有し、前記内部同期クロック又は前記外部同期クロ
ックを計数する内外部同期クロック計数手段と、前記同
期クロック数と等しい前記内外部同期クロック計数手段
の計数値に基づいて、前記シフトレジスタの動作を禁止
するシフトレジスタ制御手段と、前記内外部同期クロッ
ク計数手段の計数値及び前記シフトレジスタ制御手段の
出力に基づいて、前記シフトレジスタに順次入力された
シリアルデータの正誤を判定するシリアルデータ判定手
段とを設けたシリアルＩ／Ｏ回路において、前記内部同
期クロック又は前記外部同期クロックの選択信号に基づ
いた内部同期クロック制御手段によって、前記内部同期
クロック発生手段の動作が制御されると共に、前記シフ
トレジスタ制御手段の出力に基づいた内部同期クロック
制御手段によって、停止状態にある前記内部同期クロッ
ク発生手段の動作が開始きれ、前記内部同期クロックが
内部同期クロック計数手段によって計数され、前記シフ
トレジスタ制御手段の出力及び前記内部同期クロック計
数手段の計数値に基づいたシリアルデータ判定遅延手段
によって、前記シフトレジスタの動作を禁止してから少
なくとも前記同期クロックの１周期以上を遅延して、前
記シフトレジスタに順次入力されたシリアルデータの正
誤が判定される。

（へ）実施例 本発明を図面に基づいて以下に説明する。

第１図は本発明のシリアルＩ／Ｏ回路を示す図であり、
符号及び接続を説明すると、（１４）は、−方の入力端
子がＲ３−ＦＦ（７）のＳ端子と接続されたＡＮＤ回路
、（１５）は、一方の入力端子が前記Ｒ５−ＦＦ（７）
のＳ端子と接続されると共に他方の入力端子が前記ＡＮ
Ｄ回路（１４）の他方の入力端子と接続されたＡＮＤ回
路、（１６）は、一方の入力端子がＲ３−ＦＦ（／Ｏ）
のＱ端子と接続されると共に他方の入力端子が前記ＡＮ
Ｄ回路（１４）の他方の入力端子と接続されたＡＮＤ回
路、（１７）は、一方の入力端子が前記ＡＮＤ回路（１
５）の出力端子と接続されると共に他方の入力端子が前
記ＡＮＤ回路（１６）の出力端子と接続されたＯＲ回路
、（１８）は、Ｓ端子が前記ＡＮＤ回路（１４）の出力
端子と接続されると共にＲ端子が前記ＯＲ回路（１７）
の出力端子と接続されたＲ３−ＦＦ、　（１９）は、Ｒ
端子が前記Ｒ９−ＦＦ（７）のＳ端子と接続されたＲ３
−ＦＦ、（２０）は、一方の入力端子が前記Ｒ５−ＦＦ
（１８）のＱ端子と接続されると共に他方の入力端子が
前記Ｒ３−ＦＦ（１９）のＱ端子と接続されたＯＲ回路
、（２１）は、Ｔ端子が内部同期クロック発生回路（３
）の出力端子と接続されると共にＲ端子が前記ＯＲ回路
（２０）の出力端子と接続されたＴ−ＦＦ、−点鎖線の
（２２）は内部同期クロック制御手段、（２３）は、一
方の入力端子が前記Ｔ−ＦＦ（２１）のＱ端子と接続さ
れると共に他方の入力端子がＡＮＤ回路（５）の他方の
入力端子と接続されたＡＮＤ回路、（２４）は、入力端
子が前記Ｔ−ＦＦ（２１）のＱ端子と接続された４ビツ
トのカウンター（内部同期クロック計数手段）、（２５
）は、一方の入力端子が前記カウンター〈２４）の出力
端子と接続されると共に他方の入力端子が前記ＡＮＤ回
路（１４）の他方の入力端子と接続されたＯＲ回路、（
２６）は、一方の入力端子が前記カウンター（２４）の
１ビツトと接続されると共に他方の入力端子が前記ＯＲ
回路（２５）の出力端子と接続きれたＡＮＤ回路、（２
７）は、−方の入力端子が前記Ｒ５−ＦＦ（７）のＳ端
子と接続されると共に他方の入力端子が前記Ｒ８−ＦＦ
（１９）のＳ端子及び前記ＡＮＤ回路（２６）の出力端
子と接続きれ、且つ出力端子が前記カウンター（２４）
のＲ端子と接続されたＯＲ回路、（２８）は、一方の入
力端子が前記Ｒ８−ＦＦ（／Ｏ）のＱ端子と接続される
と共に他方の入力端子が前記ＡＮＤ回路（２６）の出力
端子と接続されたＡＮＤ回路、−点鎖線の（２９）はシ
リアルデータ判定遅延手段である。尚、第１図及び第２
図の同一素子には同一符号を付しである。

外部同期クロックに基づいて、シリアルデータをシフト
レジスタ（６）に順次入力する場合、データ送受信開始
命令が実行されると共に、「１．なる外部同期クロック
の選択信号が発生すると、Ｒ８−Ｆ　Ｆ　（７）（／Ｏ
）がセットきれ、カウンター＜９）がリセットされると
共にカウンター（２４）がＯＲ回路（２７〉を介してリ
セットされる。更にＲ３−ＦＦ（１８）がＡＮＤ回路（
１４）を介してセットされると共にＲ５−ＦＦ（１９）
がリセットされ、Ｔ−ＦＦ（２１）がＯＲ回路（２０）
を介してリセットされ、内部同期クロックが内部同期ク
ロック発生回路（３）から発生してもＴ−ＦＦ（２１）
によって遮断される。そして８ビツトのシリアルデータ
及び該シリアルデータに同期した８コの外部同期クロッ
クが相手側から発生する命令が実行され、シリアルデー
タが入力端子（１）に入力されると共に外部同期クロ・
ンクが入出力端子（４）に入力されると、シリアルデー
タがシフトレジスタ（６）の入力端子に入力されると共
に外部同期クロックがＡＮＤ回路り５）を介してシフト
レジスタ（６）のクロック端子に入力され、外部同期ク
ロックに基づいて、シリアルデータがシフトレジスタ（
６）に順次入力される。一方、外部同期クロックがＡＮ
Ｄ回路（８）を介してカウンター（９）の入力端子にも
入力され、カウンター（９）が外部同期クロックの立下
りを計数する。そしてカウンター（９）が「／Ｏ００」
を計数すると、’　ＱＩＱ＊ＱｓＱａＪ＝’　００００
　、Ｊがカウンター（９）の各ビットから出力されてＯ
Ｒ回路（１１）にパラレル入力され、フラグＦがｒＯ」
とされる。−方、全外部同期クロックに基づいて、全シ
リアルデータがシフトレジスタ（６）に順次入力された
ものと見なされることから、ＲＳ　−Ｆ　Ｆ　（／Ｏ）
がリセットされ、シフトレジスタ（６）がＡＮＤ回路（
５）を介して動作を禁止される。同時にＲ８−ＦＦ（１
８）がＡＮＤ回路（１６）及びＯＲ回路（１７）を介し
てリセットされ、Ｔ−ＦＦ（２１）がＯＲ回路（２０）
を介してリセット解除され、内部同期クロックが内部同
期クロック発生回路（３）から発生してＴ−ＦＦ（２１
）を介して出力きれ、カウンター（９）が「／Ｏ００、
を計数してからカウンター（２４）が「０００１」を計
数して、即ちカウンター（９）が「／Ｏ００」を計数し
てから内部同期クロックの１周期を遅延して、割り込み
要求がＡＮＤ回路（２６）（２Ｂ）を介して発生する。

そして割り込み要求が許可されると、割り込みが発生し
、フラグＦが直ちに判定される。尚、カウンター（２４
）が’０００１」を計数すると、カウンター（２４）が
ＡＮＤ回路（２６）及びＯＲ回路（２７）を介して再度
リセットされる。

ここでカウンター（９）が外部同期クロックの立下りを
計数する途中でノイズが発生し、カウンター（９）がノ
イズ及び一部の外部同期クロックの立下りを計数して’
　／Ｏ００．を計数すると、外部同期クロックの１周期
を遅延して、残りの外部同期クロックがＡＮＤ回路（８
）を介してカウンター（９）の入力端子に入力され、カ
ウンター（９）が残りの外部同期クロックの立下りを更
に計数する−　’Ｑ、Ｑ−Ｑ−Ｑ−」≠’ｏｏｏｏ、が
カウンター（９）の各ビットから出力されてＯＲ回路（
１１）にパラレル入力され、フラグＦが「０．から「１
」にセットされる。そこでフラグＦが割り込みによって
１１」と判定され、誤ったシリアルデータがシフトレジ
スタ（６）に順次入力されたものと判定きれ、データ送
受信開始命令が再度実行される。またカウンター（９）
が外部同期クロックの立下りを計数する途中でノイズが
発生せず、カウンター（９）が全外部同期クロックの立
下りを計数して’／Ｏ００．を計数すると、フラグＦが
「０」のままとされる、そこでプラグＦが割り込みによ
って「Ｏ」と判定され、正しいシリアルデータがシフト
レジスタに順次入力されたものと判定される。そしてレ
ジスタリード命令が実行されると、Ｒ８−ＦＦ（７）が
リセットされ、カウンター（９）が動作を禁止される。

一方、正しいシリアルデータがシステムバス（１３）に
転送され、種々のプログラムが実行される。

尚、内部同期クロックに基づいて、シリアルデータをシ
フトレジスタ（６）に順次入力する場合、同様の動作を
実行すればよい。

（ト）発明の効果 本発明によれば、シフトレジスタの動作を禁止してから
、少なくとも内部同期クロックの１周期以上を遅延して
、シフトレジスタに順次入力されたシリアルデータの正
誤を判定するが、少なくとも内部同期クロックの１周期
以上の遅延量をソフト処理することなくハード処理する
ことから、プログラムステップ数の増加を抑止できる利
点が得られる。

【図面の簡単な説明】

第１図は本発明のシリアルＩ／Ｏ回路を示す図、第２図
は従来のシリアルＩ／Ｏ回路を示す図である。 （３）・・・内部同期クロック発生回路、　（６）・・
・シフトレジスタ、　（９）（２４）・・・カウンター
、　（／Ｏ）・・・Ｒ３−ＦＦ、　　（１１）−ＯＲ回
路、　（１２）・・・スティタスレジスタ、　（２２）
・・・内部同期クロック制御手段、　（２９）・・・シ
リアルデータ判定遅延手段。

Claims (1)

【特許請求の範囲】
1. （１）内部同期クロック又は外部同期クロックに基づい
   てシリアルデータを順次入力するシフトレジスタと、前
   記内部同期クロックを発生する内部同期クロック発生手
   段と、前記シフトレジスタの動作を行うための同期クロ
   ック数より大きい計数容量を有し、前記内部同期クロッ
   ク又は前記外部同期クロックを計数する内外部同期クロ
   ック計数手段と、前記同期クロック数と等しい前記内外
   部同期クロック計数手段の計数値に基づいて、前記シフ
   トレジスタの動作を禁止するシフトレジスタ制御手段と
   、前記内外部同期クロック計数手段の計数値及び前記シ
   フトレジスタ制御手段の出力に基づいて、前記シフトレ
   ジスタに順次入力されたシリアルデータの正誤を判定す
   るシリアルデータ判定手段とを設けたシリアルＩ／Ｏ回
   路において、前記内部同期クロック又は前記外部同期ク
   ロックの選択信号に基づいて前記内部同期クロック発生
   手段の動作を制御すると共に、前記シフトレジスタ制御
   手段の出力に基づいて停止状態にある前記内部同期クロ
   ック発生手段の動作を開始させる内部同期クロック制御
   手段と、前記内部同期クロックを計数する内部同期クロ
   ック計数手段と、前記シフトレジスタ制御手段の出力及
   び前記内部同期クロック計数手段の計数値に基づいて、
   前記シフトレジスタの動作を禁止してから少なくとも前
   記同期クロックの１周期以上遅延して、前記シフトレジ
   スタに順次入力されたシリアルデータの正誤を判定させ
   るシリアルデータ判定遅延手段とを設けたことを特徴と
   するシリアルＩ／Ｏ回路。