JPH01267727A - 信号処理用の乗算器 - Google Patents
信号処理用の乗算器Info
- Publication number
- JPH01267727A JPH01267727A JP63097245A JP9724588A JPH01267727A JP H01267727 A JPH01267727 A JP H01267727A JP 63097245 A JP63097245 A JP 63097245A JP 9724588 A JP9724588 A JP 9724588A JP H01267727 A JPH01267727 A JP H01267727A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- multiplier
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理の乗算器に関し、特に乗算器のビット
長より長いビット長を有する入力データを乗算処理する
信号処理用の乗算器に関する。
長より長いビット長を有する入力データを乗算処理する
信号処理用の乗算器に関する。
従来、信号処理を行うプロセッサーの内部に乗算器を有
しており、この乗算器を用いて入力信号（デジタル信号
）を乗算処理することによりプロセッサーに内蔵されて
いる乗算器がｎＸｍビット長とすればｎビット長の信号
の乗算処理結果は２ｎビツトになる。２ｎビツトの乗算
結果を更に乗算処理を行なう場合上位又は下位のｎビッ
トを落してｎビットにしてから乗算を行なう必要がある
。
しており、この乗算器を用いて入力信号（デジタル信号
）を乗算処理することによりプロセッサーに内蔵されて
いる乗算器がｎＸｍビット長とすればｎビット長の信号
の乗算処理結果は２ｎビツトになる。２ｎビツトの乗算
結果を更に乗算処理を行なう場合上位又は下位のｎビッ
トを落してｎビットにしてから乗算を行なう必要がある
。
第２図は、従来の信号処理用の乗算器の一例のブロック
図である。
図である。
Ａ／Ｄ変換器１−１．１−２は、入力信号Ａ及びＢのア
ナログ信号をｎビットのデジタル信号に変換するもので
ある０乗算器２−１は、ｎＸｍビットの乗算をするもの
で乗算した結果は２ｎビツトのデータになる。ビット調
節器３は、２ｎビツトになったデータより上位又は下位
ｎビットを落してｎビットに変換するものである０乗算
器２−２は、ｎビットのデータとｎビットの°ｌ Ｋ
ｌ“という数値を乗算し出力信号Ｃを出力するものであ
る。
ナログ信号をｎビットのデジタル信号に変換するもので
ある０乗算器２−１は、ｎＸｍビットの乗算をするもの
で乗算した結果は２ｎビツトのデータになる。ビット調
節器３は、２ｎビツトになったデータより上位又は下位
ｎビットを落してｎビットに変換するものである０乗算
器２−２は、ｎビットのデータとｎビットの°ｌ Ｋ
ｌ“という数値を乗算し出力信号Ｃを出力するものであ
る。
上述した従来の信号処理用の乗算器は、入力信号のダイ
ナミックレンジが狭くなるという欠点がある。
ナミックレンジが狭くなるという欠点がある。
また固定小数点演算を行なう乗算器であってもソフトウ
ェアによって浮動小数点演算を行なうことが可能である
が処理時間が長くかかるという欠点がある。
ェアによって浮動小数点演算を行なうことが可能である
が処理時間が長くかかるという欠点がある。
本発明の信号処理用の乗算器は、固定小数点演算方式の
乗算器のビット長より長いビット長の入力データを上位
ビットと下位ビットに分けて出力するビット分配器と、
このビット分配器からの上位ビットと下位ビットの出力
にあらかじめ設定した数値を乗算して出力する上位ビッ
トと下位ビットの乗算器と、この上位ビット乗算器の出
力と下位ビット乗算器の出力をビットシフトし加算した
信号を出力する加算器とを有する。
乗算器のビット長より長いビット長の入力データを上位
ビットと下位ビットに分けて出力するビット分配器と、
このビット分配器からの上位ビットと下位ビットの出力
にあらかじめ設定した数値を乗算して出力する上位ビッ
トと下位ビットの乗算器と、この上位ビット乗算器の出
力と下位ビット乗算器の出力をビットシフトし加算した
信号を出力する加算器とを有する。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第３図は本実
施例の動作を説明するための図である。第１図及び第３
図を参照して説明する。
施例の動作を説明するための図である。第１図及び第３
図を参照して説明する。
Ａ／Ｄ変換器１−１．１−２は入力Ａ及びＢのアナログ
信号をｎビットのディジタル信号（ａ）。
信号をｎビットのディジタル信号（ａ）。
（ｂ）に変換して出力する。
乗算器２−１は、入力のディジタル信号（ａ）。
（ｂ）をｎＸｎビットの乗算をした２ｎビツトのデータ
を出力する。
を出力する。
ビット分配器３は、乗算器２−１からの２ｎビートのデ
ータを上位ビット（ｄ）と下位ビット（ｇ）に分けて出
力する。
ータを上位ビット（ｄ）と下位ビット（ｇ）に分けて出
力する。
上位ビットと下位ビット乗算器２−２．２−３は、ビッ
ト分配器３からの上位ビット（ｄ）と下位ビット（ｇ）
にｎビットの数値Ｋを乗算した乗算結果を出力する。
ト分配器３からの上位ビット（ｄ）と下位ビット（ｇ）
にｎビットの数値Ｋを乗算した乗算結果を出力する。
ビットシフト器４は、下位ビット乗算器２−３からの乗
算結果をｎビットシフトした信号ｉを出力する。
算結果をｎビットシフトした信号ｉを出力する。
加算器５は、上位ビット乗算器２−２からの乗算結果と
ビットシフト器４からの信号ｉを加算した３ｎビツトの
信号ｊを出力する。
ビットシフト器４からの信号ｉを加算した３ｎビツトの
信号ｊを出力する。
第３図は入力信号Ａ、Ｂを各々８ビツトのＡ／Ｄ変換を
行なったのち８×８ビツトの乗算ができる固定小数点演
算方式の乗算器を使った一実施例について示している。
行なったのち８×８ビツトの乗算ができる固定小数点演
算方式の乗算器を使った一実施例について示している。
最終出力は２４ビツトのデータになっておりこれは８×
８ビツトの乗算器を用いて１６×８ビツトの乗算を行な
ったことになる。
８ビツトの乗算器を用いて１６×８ビツトの乗算を行な
ったことになる。
このようにすると、ｎｘｎビットの乗算器を用いて２ｎ
Ｘｎビツトの乗算を行なうことができ入力信号のダイナ
ミックレンジを広くとることができるとともに処理時間
も早くすることができる。
Ｘｎビツトの乗算を行なうことができ入力信号のダイナ
ミックレンジを広くとることができるとともに処理時間
も早くすることができる。
例えば、入力信号が８ビツトのダイナミックレンジを持
っていたとすればこの信号を２回乗算した結果は従来例
を用いれば１６ビツトになる。これは入力信号が４ビツ
トのダイナミックレンジを持つことと等価である。これ
に対し本実施例を用いれば２回乗算した結果は２４ビツ
トになり入力信号が８ビツトのダイナミックレンジを持
つことになり、従来例に比べて入力信号のダイナミック
レンジを約１６倍広くとることができる。これは入力信
号のビット数が大きくなるほど効果があり１６ビツトに
なれば入力信号のダイナミックレンジを約２５０倍広く
とることができる。
っていたとすればこの信号を２回乗算した結果は従来例
を用いれば１６ビツトになる。これは入力信号が４ビツ
トのダイナミックレンジを持つことと等価である。これ
に対し本実施例を用いれば２回乗算した結果は２４ビツ
トになり入力信号が８ビツトのダイナミックレンジを持
つことになり、従来例に比べて入力信号のダイナミック
レンジを約１６倍広くとることができる。これは入力信
号のビット数が大きくなるほど効果があり１６ビツトに
なれば入力信号のダイナミックレンジを約２５０倍広く
とることができる。
以上説明したように本発明は、乗算器のビット長より長
いデータを乗算処理するために長いビット長のデータを
乗算器のビット長に分けるビット分配器と乗算できるビ
ット長に分けられた各々の乗算結果をビットシフトする
ビットシフト器とビットシフトされたデータを加算する
加算器とを有することにより、入力信号のダイナミック
レンジを広くすることができると共に処理時間も早くす
ることができる効果がある。
いデータを乗算処理するために長いビット長のデータを
乗算器のビット長に分けるビット分配器と乗算できるビ
ット長に分けられた各々の乗算結果をビットシフトする
ビットシフト器とビットシフトされたデータを加算する
加算器とを有することにより、入力信号のダイナミック
レンジを広くすることができると共に処理時間も早くす
ることができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
の信号処理用の乗算器の一例のプロック図、第３図は本
実施例の動作を説明するための図である。 １−１．１−２・・・Ａ／Ｄ変換器、ン−１，２−２，
２−３・・・乗算器、３・・・ビット分配器、４・・・
ビットシフト器、５・・・加算器。
の信号処理用の乗算器の一例のプロック図、第３図は本
実施例の動作を説明するための図である。 １−１．１−２・・・Ａ／Ｄ変換器、ン−１，２−２，
２−３・・・乗算器、３・・・ビット分配器、４・・・
ビットシフト器、５・・・加算器。
Claims (1)
- 固定小数点演算方式の乗算器のビット長より長いビット
長の入力データを上位ビットと下位ビットに分けて出力
するビット分配器と、このビット分配器からの上位ビッ
トと下位ビットの出力にあらかじめ設定した数値を乗算
して出力する上位ビットと下位ビットの乗算器と、この
上位ビット乗算器の出力と下位ビット乗算器の出力をビ
ットシフトし加算した信号を出力する加算器とを有する
ことを特徴とする信号処理用の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097245A JPH01267727A (ja) | 1988-04-19 | 1988-04-19 | 信号処理用の乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097245A JPH01267727A (ja) | 1988-04-19 | 1988-04-19 | 信号処理用の乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01267727A true JPH01267727A (ja) | 1989-10-25 |
Family
ID=14187204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097245A Pending JPH01267727A (ja) | 1988-04-19 | 1988-04-19 | 信号処理用の乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01267727A (ja) |
-
1988
- 1988-04-19 JP JP63097245A patent/JPH01267727A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6055555A (en) | Interface for performing parallel arithmetic and round operations | |
| US4229800A (en) | Round off correction logic for modified Booth's algorithm | |
| JPS60229140A (ja) | 倍精度乗算器 | |
| US4130878A (en) | Expandable 4 × 8 array multiplier | |
| US4745570A (en) | Binary multibit multiplier | |
| US5629884A (en) | Log converter utilizing offset and method of use thereof | |
| JPH01267727A (ja) | 信号処理用の乗算器 | |
| JPH096595A (ja) | 演算結果の表示方法 | |
| JPH08314697A (ja) | 符号付き／符号なし数兼用乗算器 | |
| JPH04140827A (ja) | 浮動小数点表示データの演算方法 | |
| JP2645422B2 (ja) | 浮動小数点演算処理装置 | |
| JP3071607B2 (ja) | 乗算回路 | |
| JP2606326B2 (ja) | 乗算器 | |
| JP2734438B2 (ja) | 乗算装置 | |
| JP2765516B2 (ja) | 積和演算器 | |
| KR0172308B1 (ko) | 변형 부스 곱셈기 | |
| JP2606339B2 (ja) | 乗算器 | |
| JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
| JPS6259828B2 (ja) | ||
| JPS61289425A (ja) | 乗算回路 | |
| JP2744299B2 (ja) | 演算処理装置及び方法 | |
| JP2550597B2 (ja) | ２乗器 | |
| JPS63163927A (ja) | 乗算回路 | |
| JPS6352488B2 (ja) | ||
| JPH0226408A (ja) | ディジタルフィルタ |