JPH01271996A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置に関し、特に、集
積度が高くなっても高速アクセスが可能な不揮発性半導
体記憶装置に関する。

［従来の技術］ 第６図は、一般に知られている従来の電気的に消去可能
でプログラム可能な読出専用メモリ（以下ＥＥＰＲＯＭ
と略称する）を示すブロック図である。

第６図を参照して、このＥＥＰＲＯＭは、ＥＥＰＲＯＭ
セルを含むメモリアレイ５０と、外部からロウアドレス
信号を受けるロウアドレスバッファ５１と、コラムアド
レス信号を受けるコラムアドレスバッファ５２と、これ
らのアドレス信号をデコードして特定のメモリセルに接
続されたワード線およびビット線に電圧を与えるロウデ
コーダ５３およびコラムデコーダ５４と、２つのデコー
ダにより指定されたメモリセルにストアされた信号をＹ
ゲート５５を介して読出すセンスアンプ５６と、読出さ
れた信号を出力するための出力バッファ５７と、外部か
ら制御信号を受けて各部に与える制御信号人力バッファ
５８とを含む。

動作において、センスアンプ５６は、メモリセルにスト
アされた信号を検出し、それを増幅して出力バッファ５
７に与える。

第７図は、第６図に示されているメモリアレイおよびＹ
ゲートの例を示す回路図である。

第７図を参照して、Ｙゲート５５は、Ｉ１０線１０とビ
ット線６との間に接続されたトランジスタ８と、ＣＧ線
１１とコントロールゲート線５との間に接続されたトラ
ンジスタ９とを含む。トランジスタ８および９のゲート
にＹゲート信号Ｙ２が与えられる。Ｙゲート信号Ｙ１が
与えられるトランジスタも同様に接続されている。

メモリアレイ５０では４ビツトのメモリセルが示されて
いる。たとえば、１つのメモリセルは、フローティング
ゲートを有するメモリトランジスタ３と、ゲートがワー
ド線１に接続されメモリトランジスタ３にストアされた
信号をビット線６に与える選択用トランジスタ２とを含
む。選択用トランジスタ４は、ゲートがワード線１に接
続され、コントロールゲート線５の信号をメモリトラン
ジスタ３のゲートに与えるよう接続される。

動作において、メモリトランジスタ３は、そのフローテ
ィングゲートに電子が蓄えられているか否かによって２
値の信号を記憶する。電子が蓄えられているとき、トラ
ンジスタ３のしきい値電圧が高くなる。これにより、ト
ランジスタ３は読出動作においてオフする。この状態を
信号“１″が°　ストアされているものと仮定する。電
子が蓄えられていないとき、トランジスタ３のしきい値
電圧は負となる。これにより、トランジスタ３は読出動
作においてオンする。この状態を信号“０“がストアさ
れているものと仮定する。

センスアンプから読出のための電圧がトランジスタ８を
介してビット線６に与えられ、この電圧がさらにトラン
ジスタ２を介してメモリトランジスタ３に与えられる。

これにより、センスアンプにおいて、メモリトランジス
タ３に電流が流れるか否かを検出することができ、した
がって、メモリトランジスタ３にストアされた信号を読
出すことができる。

第８図は、従来のセンスアンプの一例を示す回路図であ
る。このセンスアンプは特開昭６２−１７００９７にお
いて見られるものである。

第８図を参照して、このセンスアンプ５６は、メモリセ
ルにストアされた信号の電流−電圧変換を行なう電流電
圧変換回路５６ａと、変換された電圧信号を反転するた
めの反転回路５６ｂとを含む。電流電圧変換回路５６ａ
は、ＰチャネルＭＯＳトランジスタ１５および１８と、
ＮチャネルＭＯＳトランジスタ１６．１７および１９と
を含む。

次に、動作について説明する。なお、この例では、ＥＰ
ＲＯＭのメモリトランジスタ３ａが適用されているが、
ＥＥＰＲＯＭのメモリセルが適用された場合についても
同様な動作が行なわれる。

まず、読出動作においてトランジスタ３ａをオンさせる
ような信号がストアされているとき、ノードＮ１は定常
状態において約１．Ｏｖにもたらされる。これによりト
ランジスタ１６は多少オンし、ノードＮ２は約２ｖの電
圧にもたらされる。

そのためトランジスタ１７および１９が多少オンするが
、トランジスタ１８のオン抵抗がトランジスタ１９のそ
れに比べて大きく設定されているので、ノードＮ３はノ
ードＮ１の電圧と同じ程度（すなわち１．ＯＶ）にもた
らされる。

次に、読出動作においてトランジスタ３ａがオフするよ
うな信号がストアされているとき、ノードＮ１は約１．
１ｖの電圧にもたらされている。

これによりノードＮ２は約１．８Ｖの電圧にもたらされ
、トランジスタ１７および１９のゲートとソースとの間
の電圧が約０，７Ｖとなる。したがって、トランジスタ
１７および１９がオフし、ノードＮ３は５ｖの電圧まで
引き上げられる。

［発明が解決しようとする課題］ 従来のＥＥＰＲＯＭおよびＥＰＲＯＭは以上のように構
成されているので、高集積化が進み、これに伴なってメ
モリセルに流れる電流（セルカレント）が減少した場合
、この少ないセルカレントを検出するためにセンスアン
プの負荷トランジスタ（たとえば第８図に示されるトラ
ンジスタ１８）のサイズを小さくする必要がある。これ
によりアクセスに要する時間が増大するという課題があ
る。

第９図は、１９８５年２月１４日に開催されたインター
ナショナルソリッドステートサーキッツコンファレンス
（ＩＳＳＣＣ）のＦ、Ｍａｓｕ。

ｋａ他による“Ａ　　２５６ｋ　　Ｆ１ａ５ｈ　　ＥＥ
ＰＲＯＭ　　ｕｓｉｎｇ　　Ｔｒｉｐｌｅ　　Ｐｏ１ｙ
ｓｉｌｉｃｏｎ　　Ｔｅｃｈｎｏｌｏｇｙ”　と題され
た技術論文のダイジェストに見られる、従来のフラッシ
ュＥＥＰＲＯＭを示す回路図である。

第９図を参照して、このＥＥＰＲＯＭでは、データをス
トアするためのメモリセルの他に、専用のリファレンス
セルが設けられている。共に電流−電圧変換されたメモ
リセルにストアされた信号とリファレンスセルからの信
号とが差動増幅器に与えられ、メモリセルにストアされ
ていた信号が検出される。したがって、このＥＥＰＲＯ
Ｍでは、本来のメモリセルとは別に専用のリファレンス
セルを設ける必要があり、また、そのリファレンスレベ
ルの設定が難しいという課題がある。

第１０図は、特開昭５９−１５１３９２に見られる、読
出専用メモリ（ＲＯＭ）を示す回路図である。

第１０図を参照して、このＲＯＭは、メモリアレイが２
つに分割され（図示されていない）、−方のメモリアレ
イに含まれるメモリセルが選択されたとき、他方のメモ
リアレイが接続されている側から参照用電圧を受け、こ
の電圧と選択されたメモリセルからの電圧とを差動増幅
する差動増幅器が設けられている。このＲＯＭは、電流
−電圧間の変換を行なう電流電圧変換回路を含まない点
で、後に述べる本願発明とは明らかに異なる。

また、この発明にとって特に興味のある先行技術の例は
、１９８４年２月２３日に開催されたＩＳＳＣＣのＲ，
Ｚｅｍａｎ他による”Ａ　　５５ｎｓ　　ＣＭＯＳ　　
ＥＥＰＲＯＭ’　と題された技術論文のダイジェストに
見られる。この論文で示されたＥＥＰＲＯＭは、対をな
し、かつ、相反する信号が書込まれる２個のメモリセル
と、これらのセルからの信号の差動増幅を行なう回路と
を含む。

したがって、１ビツトの信号を記憶するのに２倍の面積
が必要とされる。

さらに、この発明にとって興味のある先行技術の例は、
１９８７年２月２５日に開催されたｌ５ＳＣＣのＭ、Ｙ
ｏｓｈｉｄａ他による“Ａｎ　　８０ｎｓ　　Ａｄｄｒ
ｅｓｓ−Ｄａｔｅ　　Ｍｕｌｔｉｐｌｅｘ　　ＩＭｂ　
　ＣＭＯＳ　　ＥＰＲＯＭ”　　と題された技術論文の
ダイジェストに見られる。この論文に示されたＥＦＲＯ
Ｍは、第８図で既に示したようなセンスアンプを含み、
参照用電圧を与える回路は設けられていない。

この発明は、以上に述べたような課題を解決するために
なされたもので、特に参照用電圧を発生するための専用
回路を設けることなく、集積度が高くなっても高速に読
出動作を行なうことができる不揮発性半導体記憶装置を
得ることを目的とする。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、各々複数の
消去可能でプログラム可能なメモリセルを有し互いに対
をなす２つのメモリセルアレイと、外部からアドレス信
号を受けるアドレス入力手段と、アドレス信号により選
択されるメモリセルが含まれる一方のメモリセルアレイ
において、選択されたメモリセルが接続されているビッ
ト線およびワード線に所定の電圧を与える第１の電圧供
与手段と、これと同時に、メモリセルが選択されない他
方のメモリセルアレイにおいて、少なくとも１木のビッ
ト線に所定の電圧を与える第２の電圧供与手段と、所定
の電圧が与えられた各々のビット線の電圧が変化する速
度が相異なるように設定する速度変化設定手段と、所定
の電圧が与えられた各々のビット線間の電圧差をタイミ
ング制御して検出する電圧差検出手段とを含む。

［作用コ この発明における不揮発性半導体記憶装置では、速度変
化設定手段が、選択されたメモリセルに接続されている
ビット線と選択されない他方のメモリセルアレイの少な
くとも１本のビット線の各々の電圧変化速度を異ならせ
る。したがって、電圧差検出手段は、短時間で各々のビ
ット線間の電圧差を受けることができる。これにより、
選択されたメモリセルにストアされた信号を短い時間で
検出することができる。

［発明の実施例］ 第２図は、この発明の一実施例を示すＥＥＰＲＯＭのブ
ロック図である。

第２図を参照して、このＥＥＰＲＯＭは、互いに対をな
す２つのメモリアレイ５０ａおよび５０ｂと、これらの
メモリアレイからの信号を増幅するセンスアンプ７０と
、センスアンプ７０を制御するための制御信号を発生す
る制御回路６１とを含む。メモリアレイ５０ａおよび５
０ｂには、それぞれ、ロウデコーダ５３ａおよび５３ｂ
と、コラムデコーダ５４ａおよび５４ｂと、Ｙゲート５
５ａおよび５５ｂとが接続される。

ロウアドレスバッファ５１およびコラムアドレスバッフ
ァ５２に外部から与えられたアドレス信号は、これらの
デコーダ５３ａ、５３ｂ、５４ａおよび５４ｂに与えら
れるように接続される。また、ロウアドレスバッファ５
１およびコラムアドレスバッファ５２にそれぞれＡＴＤ
（Ａｄｄｒｅｓｓ　　Ｔｒａｎｓｉｔｉｏｎ　　Ｄｅｔ
ｅｃｔｏｒ）回路５９および６０が接続され、アドレス
信号が変化したときＡＴＤパルスが制御回路６１に与え
られる。

センスアンプ７０は、メモリアレイ５０ａに含まれるメ
モリセルからの信号を電流−電圧変換する電流電圧変換
回路７１と、メモリアレイ５０ｂからの信号を変換する
電流電圧変換回路７２と、これらの電流電圧変換回路７
１および７２からの電圧を差動増幅する差動増幅器７３
とを含む。センスアンプ７０に含まれるこれらの回路は
制御回路６１から与えられる制御信号に応答して動作す
る。

第１図は、この発明の一実施例として、第２図に示され
たＥＥＰＲＯＭで使用されるセンスアンプの一例を示す
回路図である。

第１図を参照して、このセンスアンプは、メモリアレイ
５０ａに接続された電流電圧変換回路７１と、メモリア
レイ５０ｂに接続された電流電圧変換回路７２と、２つ
の電流電圧変換回路７１および７２からの電圧を差動増
幅する差動増幅器７３とを含む。

差動増幅器７３は、Ｐチャネル間Ｏｓトランジスタ２３
ないし２５およびＮチャネルＭＯＳトランジスタ２６な
いし２８とを含む。トランジスタ２４ないし２７がラッ
チ回路を構成する。トランジスタ２３は制御回路からの
信号Ｓ。に応答してラッチ回路に電源電圧を与えるよう
接続される。

トランジスタ２８は制御回路からの信号ｓ０に応答して
ラッチ回路を接地に接続するように接続される。

電流電圧変換回路７１および７２は、各々第８図に示さ
れた回路と同様の回路構成を持ち、同様に動作する。

以上に述べた回路に加え、第１図に示される回路におい
て、以下のトランジスタが設けられている。すなわち、
Ｎチャネルトランジスタ２９および３０は、差動増幅器
７３の２つの入力ノードＮ４およびＮ５と接地との間に
接続され、制御回路から与えられるリセット信号Ｒ３Ｔ
に応答してこれらのノードＮ４およびＮ５を接地電位に
リセッする。Ｎチャネルトランジスタ３３は、各ビット
線と接地との間に接続され、リセット信号ＲＳＴに応答
して各ビット線を接地電位にリセットする。

また、Ｐチャネルトランジスタ３１および３２は、電源
Ｖｃｃと電流電圧変換回路７１および７２の間に接続さ
れ、メモリアレイの選択を示す制御回路からの信号ＢＳ
ＩおよびＢＳ２に応答して動作する。さらに、Ｎチャネ
ルトランジスタ２０および２１は、差動増幅器７３と電
流電圧変換回路７１および７２との間に接続され、変換
回路７１および７２からの電圧差が得られたとき信号Ｖ
Ｔに応答して共にオフするよう動作する。

第３図は、第１図に示された回路の動作を説明するため
のタイミング図である。

第１図および第３図を参照して、次に、動作について説
明する。

まず、アドレス信号が変化したとき、ＡＴＤ回路（第２
図の５９または６０）がＡＴＤパルスを出力する。制御
回路（第２図の６１）はこのパルスに応答してリセット
信号ＲＳＴを出力する。トランジスタ２９．３０および
３３は、この信号Ｒ５Ｔに応答してオンし、差動増幅器
７３の人力ノードＮ４およびＮ５と、すべてのビット線
とを接地電位にもたらす。これにより、リセット動作が
完了する。

メモリセルの選択動作（例として、メモリアレイ５０ａ
のメモリトランジスタＱｍが含まれるメモリセルが選択
される場合を示す）では、ワード線１に高レベルの信号
Ｗ１が与えられ、トランジスタ９および８のゲートに高
レベルのＹゲート信号Ｙ２が与えられる。

一方、これと同時に、メモリセルが選択されないメモリ
アレイ５０ｂ側においても、例えば、高レベルのＹゲー
ト信号Ｙ４が与えられる。また、選択されたメモリアレ
イ５０ａ側に接続されるトランジスタ３１のゲートに、
低レベルの信号ＢＳ１が与えられ、トランジスタ３１は
オンする。さらに、トランジスタ２０および２１のゲー
トに高レベルの信号ＶＴが与えられ、トランジスタ２０
および２１がオンする。

選択されたメモリトランジスタＱｍに信号“１”がスト
アされているとき、読出動作においてこのトランジスタ
Ｑｍはオフする。これにより、ビット線６ａは、トラン
ジスタ１８および３１を介して与えられる電源Ｖｃｃに
より充電され、電流電圧変換回路７１の出力ノードＮ３
の電圧が上昇する。

一方、メモリセルが選択されない非選択のメモリアレイ
５０ｂにおいて、ワード線に与えられるすべての信号（
Ｗ３およびＷ４を含む）が低しベ・ルであるので、ビッ
ト線６Ｃは、メモリセルから信号“１″が参照用信号と
して読出された状態となっている。これにより、ビット
線６Ｃは、トランジスタ１８ｂを介して与えられる電源
Ｖｃｃにより充電される。しかし、充電に使われるトラ
ンジスタが選択されたメモリセルを有する側と比べて少
ないので、充電が遅れてなされる。したがっ・て、電流
電圧変換回路７２の出力ノードＮ６の電圧（すなわち、
参照用電圧）は、ノードＮ３の電圧変化と比較して、ゆ
っくりと上昇する。

ノードＮ３およびＮ６間の電圧差が得られたとき、低レ
ベルの信号Ｓ。を与えて差動増幅器７３を活性化し、得
られた電圧差を増幅する。これとほぼ同時に、トランジ
スタ２０および２１のゲートに低レベルの信号ｖＴを与
え、差動増幅器７３が分離される。これにより、信号″
１”の読出動作が高速に行なえる。

メモリトランジスタＱｍに信号“０′がストアされてい
るとき、読出動作においてトランジスタＱｍがオンする
。このとき、ビット１１６ａは、充電されず、低レベル
のままとなる。したがって、ノードＮ３は、低レベルに
もたらされる。一方、ノードＮ６は、前述したように、
徐々に電圧（参照用電圧）が上昇する。したがって、ノ
ードＮ３およびＮ６間の電圧差を差動増幅器７３により
増幅することにより、信号“０″の読出動作が高速に行
なえる。

なお、トランジスタ３１および３２は、各々トランジス
タ１８ａおよび１８ｂと並列に接続されたとき、ノード
Ｎ３およびＮ６の間に適当な電圧差が得られるようにそ
のトランジスタサイズが設定されている。

また、この例では、非選択の側のメモリアレイ５０ｂに
おいてビット線６Ｃが選択されたが、他のいずれのビッ
ト線をも選択することができる。

以上の実施例の説明では、選択された側のビット線を充
電するためのトランジスタが選択時に追加される場合に
ついて説明されたが、この方法だけに限らない。すなわ
ち、たとえば、各ビット線および接地間に存在する浮遊
容ｆｆ１ｃｆを利用することも可能である。トランジス
タ３１および３２を設ける代わりに、または、これらと
併用して、例えば、Ｙゲート信号Ｙ３およびＹ４を共に
高レベルにする。これにより、非選択側のメモリアレイ
５０ｂにおいて、充電されるビット線が２本に増え、浮
遊容量Ｃｆも２倍となる。したがって、非選択の側では
、これらのビット線が充電される速度が減少し、ノード
Ｎ６の電圧が変化する速度も減少する。

このように、選択された側のビット線と非選択の側のビ
ット線とを充電する速度を異ならせる回路を適用すれば
、これらの実施例において説明したように、高速に読出
動作を行なうことができる。

また、電流電圧変換回路として、第１図に示されたよう
な回路の他に、セルカレントを検出して高レベルまたは
低レベルの電圧を出力する回路であれば、どのような回
路でも適用できる。

第４図は、ＥＥＦＲＯＭのメモリアレイの実際の回路構
成を示す回路図である。

さらに、第２図の例では、アドレス信号の変化をＡＴＤ
回路５９および６０により検出して得られたＡＴＤパル
スを用いたが、外部から与えられるＣＥ（チップイネー
ブル）信号を用いてもよい。

以上の説明では、たとえば第１図に示されるように、説
明を簡単するために１ビット単位でメモリセルにストア
された信号を読出すための動作について述べたが、実際
には、ＥＥＦＲＯＭでは信号がバイト単位で読出される
。この図に示される例では、メモリトランジスタＱｍ＋
ないしＱＩＴ１８にストアされた信号が８ビット単位で
読出される。

第５図は、ＥＦＲＯＭのメモリアレイを示す回路図であ
る。

以上の説明では、ＥＥＦＲＯＭについてこの発明を適用
した場合の実施例について述べたが、第５図に示される
ようなＥＰＲＯＭについてもこの発明を適用することが
でき、同様の効果が得られる。なお、ＥＰＲＯＭでは、
メモリセルＱｍにストアされた信号が１ビット単位で読
出される。

［発明の効果コ 以上のように、この゛発明による不揮発性半導体記憶装
置は、選択されたメモリセルが接続されているビット線
の電圧が変化する速度と、選択されないメモリアレイに
おける少なくとも１本のビット線の電圧が変化する速度
とを異ならせる速度変化設定手段を含むので、特に参照
用電圧を与える手段を設けることなく、集積度が高くな
っても高速に読出動作を行なうことが可能な不揮発性半
導体記憶装置がもたらされる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示し、第２図に示され
るＥＥＦＲＯＭで使用されるセンスアンプを示す回路図
である。第２図は、この発明の一実施例を示すＥＥＰＲ
ＯＭのブロック図である。 第３図は、第１図に示されたセンスアンプの動作を説明
するためのタイミング図である。第４図は、この発明の
実施例で使用されるＥＥＦＲＯＭのメモリアレイの実際
の回路構成を示す回路図である。 第５図は、この発明の他の実施例で使用されるＥＰＲＯ
Ｍのメモリアレイの実際の回路構成を示す回路図である
。第６図は、従来のＥＥＰＲＯＭを示すブロック図であ
る。第７図は、第６図に示されているメモリアレイおよ
びＹゲートの例を示す回路図である。第８図は、従来の
センスアンプの例を示す回路図である。第９図は、従来
のフラッシュＥＥＰＲＯＭを示す回路図である。第１０
図は、従来のＲＯＭを示す回路図である。 図において、５０．５’Ｏａおよび５０ｂはメモリアレ
イ、５１はロウアドレスバッファ、５２はコラムアドレ
スバッファ、５３．５３ａおよび５３ｂはロウデコーダ
、５４．５４ａおよび５４ｂはコラムデコーダ、５５．
５５ａおよび５５ｂはＹゲート、５６はセンスアンプ、
５７は出力バッファ、５８は制御信号人力バッファ、５
９および６０はＡＴＤ回路、６１は制御回路、７０はセ
ンスアンプ、７１および７２は電流電圧変換回路、７３
は差動増幅器である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 消去可能でプログラム可能なメモリセルを含む不揮発性
   半導体記憶装置であって、 対をなす２つのメモリセルアレイを含み、 前記２つのメモリセルアレイは、各々複数のビット線お
   よび複数のワード線に接続された複数の前記メモリセル
   を備え、 外部から前記メモリセルを選択するためのアドレス信号
   を受けるアドレス入力手段と、 外部から与えられたアドレス信号により選択されるメモ
   リセルが含まれる一方のメモリセルアレイにおいて、前
   記アドレス入力手段に接続され、外部から与えられたア
   ドレス信号に応答して、そのアドレス信号により選択さ
   れるメモリセルが接続されているビット線およびワード
   線に所定の電圧を与える第１の電圧供与手段と、 前記アドレス信号により選択された前記メモリセルが接
   続されている前記ビット線に所定の電圧を与えるのと同
   時に、メモリセルが選択されない他方のメモリセルアレ
   イにおいて、少なくとも１本のビット線に所定の電圧を
   与える第２の電圧供与手段と、 前記アドレス信号により選択されたメモリセルが接続さ
   れているビット線の電圧が変化する速度と、前記メモリ
   セルが選択されない他方のメモリセルアレイにおける前
   記少なくとも１本のビット線の電圧が変化する速度とが
   異なるように設定する速度変化設定手段と、 前記アドレス信号により選択されたメモリセルが接続さ
   れているビット線の電圧と、前記メモリセルが選択され
   ない他方のメモリセルアレイにおける前記少なくとも１
   本のビット線の電圧との電圧差をタイミング制御して検
   出する電圧差検出手段とを含む、不揮発性半導体記憶装
   置。