JPH01276768A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH01276768A JPH01276768A JP63105630A JP10563088A JPH01276768A JP H01276768 A JPH01276768 A JP H01276768A JP 63105630 A JP63105630 A JP 63105630A JP 10563088 A JP10563088 A JP 10563088A JP H01276768 A JPH01276768 A JP H01276768A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アクティブマトリクス型液晶パネル用のスイッチング素
子として用いられる薄膜トランジスタの製造方法に関し
、 移動度の低下およびオーミンクコンタクト不良を生じる
ことなく闇値の制御が可能な、薄膜トランジスタの製造
方法を提供することを目的とし、絶縁性基板上に所定の
パターンを有するゲート電極を形成した後、前記ゲート
電極上を含む前記絶縁性基板上に、ゲート絶縁膜、ノン
ドープの非晶質シリコン層、所定の絶縁膜を積層し、該
所定の絶縁）模を前記ゲート電極に位置整合してパター
ニングして、前記ゲート電極直上部に保護膜を残留させ
、次いで該保護膜を挟んでソース電極およびドレイン電
極を形成した後、該ソース電極およびドレイン電極をマ
スクとしてイオン注入法により前記ノンドープの非晶質
シリコン層内に所定の不純物を轟太し、前記ノンドープ
の非晶質シリコン層と前記ゲート絶縁膜との界面近傍を
除く前記保護膜直下部に、前記不純物を導入したドープ
ト領域を形成する工程を含む構成とした。
子として用いられる薄膜トランジスタの製造方法に関し
、 移動度の低下およびオーミンクコンタクト不良を生じる
ことなく闇値の制御が可能な、薄膜トランジスタの製造
方法を提供することを目的とし、絶縁性基板上に所定の
パターンを有するゲート電極を形成した後、前記ゲート
電極上を含む前記絶縁性基板上に、ゲート絶縁膜、ノン
ドープの非晶質シリコン層、所定の絶縁膜を積層し、該
所定の絶縁）模を前記ゲート電極に位置整合してパター
ニングして、前記ゲート電極直上部に保護膜を残留させ
、次いで該保護膜を挟んでソース電極およびドレイン電
極を形成した後、該ソース電極およびドレイン電極をマ
スクとしてイオン注入法により前記ノンドープの非晶質
シリコン層内に所定の不純物を轟太し、前記ノンドープ
の非晶質シリコン層と前記ゲート絶縁膜との界面近傍を
除く前記保護膜直下部に、前記不純物を導入したドープ
ト領域を形成する工程を含む構成とした。
本発明はドツトアクティブマトリクス型液晶パネル用の
スイッチング素子として用いられる薄膜トランジスタと
その製造方法に関する。
スイッチング素子として用いられる薄膜トランジスタと
その製造方法に関する。
アクティブマトリクス型の液晶表示装置は、その画質が
優れていることから、フルカラー平面型デイスプレィの
主流となるものと期待されているが、ＴＰＴマトリクス
の製造には多くの製造工程を必要とし、そのため製造コ
ストが高く、低歩留となりやすい問題がある。
優れていることから、フルカラー平面型デイスプレィの
主流となるものと期待されているが、ＴＰＴマトリクス
の製造には多くの製造工程を必要とし、そのため製造コ
ストが高く、低歩留となりやすい問題がある。
上記液晶駆動用のスイッチング素子として開発され多用
されているアルモファスシリコン（ａ −３ｉ）薄膜ト
ランジスタ（ＴＰＴ）は、闇値電圧を所望の値に制御す
ること、およびＯＦＦ電流を低減することが必要である
。
されているアルモファスシリコン（ａ −３ｉ）薄膜ト
ランジスタ（ＴＰＴ）は、闇値電圧を所望の値に制御す
ること、およびＯＦＦ電流を低減することが必要である
。
この目的のためには、単結晶Ｓ１を用いて作成されるＭ
Ｏ３型ＦＥＴと同様に、半導体層のチャネル形成領域に
不純物のドーピングを行う必要がある。即ち半４体層に
不純物をドーピングすることにより、空間電荷領域に固
定される電荷量を制御し、もって闇値を所望の値とする
。
Ｏ３型ＦＥＴと同様に、半導体層のチャネル形成領域に
不純物のドーピングを行う必要がある。即ち半４体層に
不純物をドーピングすることにより、空間電荷領域に固
定される電荷量を制御し、もって闇値を所望の値とする
。
このようにＴＰＴの闇値電圧を制御することがマトリク
ス形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
ス形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
ＭＯＳ型あるいはＭＩＳ型トランジスタの半導体層にド
ナーあるいはアクセプタとなる不純物元素をドーピング
し、闇値制御を行う方法は、単結晶Ｓｉを用いたＦＥＴ
の製造には通常用いられており、ａ−３ｉを用いたＴＰ
Ｔの場合にもボロン（Ｂ）や燐（Ｐ）をドーピングした
例がある。
ナーあるいはアクセプタとなる不純物元素をドーピング
し、闇値制御を行う方法は、単結晶Ｓｉを用いたＦＥＴ
の製造には通常用いられており、ａ−３ｉを用いたＴＰ
Ｔの場合にもボロン（Ｂ）や燐（Ｐ）をドーピングした
例がある。
第３図は従来の闇値制御を行うためのＴＰＴの製造方法
を示す図で、絶縁性基板５上にゲート電極Ｇ、ゲート絶
縁膜１． Ｂをドープしたａ−３ｉ：Ｈ層１０．保護膜
３を積層し、次いで保護膜３をゲート電極Ｇに位置整合
してパターニングを行った後、ソース電極Ｓ及びドレイ
ン電極りを形成する。
を示す図で、絶縁性基板５上にゲート電極Ｇ、ゲート絶
縁膜１． Ｂをドープしたａ−３ｉ：Ｈ層１０．保護膜
３を積層し、次いで保護膜３をゲート電極Ｇに位置整合
してパターニングを行った後、ソース電極Ｓ及びドレイ
ン電極りを形成する。
上記製造方法においては、ａ−３ｉ：Ｈ層１ｏの成膜時
にＢを導入し、闇値を正方向に動がそうとするのである
が、この従来の製造方法では、■ チャネル形成領域に
不純物を５ｐｐｍ以上の高濃度にドーピングすると、移
動度が低下してくる。
にＢを導入し、闇値を正方向に動がそうとするのである
が、この従来の製造方法では、■ チャネル形成領域に
不純物を５ｐｐｍ以上の高濃度にドーピングすると、移
動度が低下してくる。
■ ソース、ドレイン電極Ｓ、Ｄ直下に高濃度に不純物
をドーピングすると、ソース、ドレイン電極のａ−３ｉ
：Ｈ層１０に対するオーミックコンタクト不良を生じる
。
をドーピングすると、ソース、ドレイン電極のａ−３ｉ
：Ｈ層１０に対するオーミックコンタクト不良を生じる
。
という問題があることが判明した。
本発明は移動度の低下およびオーミックコンタクト不良
を生じることなく闇値の制御が可能な、薄膜トランジス
タの製造方法を提供することを目的とする。
を生じることなく闇値の制御が可能な、薄膜トランジス
タの製造方法を提供することを目的とする。
本発明は第１図に示す如く、ゲート電極Ｇ、ゲート絶縁
膜１．ノンドープａ−３ｉｓＨ層２．保護膜となる絶縁
膜を積層した後、この保護絶縁膜の不要部を除去してゲ
ート電極Ｇ直上部にのみ保護膜３を残留させ、次いで保
護膜３を挟んでソース電極Ｓおよびドレイン電極りを形
成する。しかる後、上記ソース電極Ｓおよびドレイン電
極りをマスクとして所定の不純物のイオン注入を行い、
これにアニールを施して活性化し、ノンドープａ−３ｔ
：Ｈ層２とゲート絶縁膜１との界面近傍のチャネル形成
領域を除く、ゲート絶縁膜１がら離隔した部位にドープ
ト領域７を形成する。
膜１．ノンドープａ−３ｉｓＨ層２．保護膜となる絶縁
膜を積層した後、この保護絶縁膜の不要部を除去してゲ
ート電極Ｇ直上部にのみ保護膜３を残留させ、次いで保
護膜３を挟んでソース電極Ｓおよびドレイン電極りを形
成する。しかる後、上記ソース電極Ｓおよびドレイン電
極りをマスクとして所定の不純物のイオン注入を行い、
これにアニールを施して活性化し、ノンドープａ−３ｔ
：Ｈ層２とゲート絶縁膜１との界面近傍のチャネル形成
領域を除く、ゲート絶縁膜１がら離隔した部位にドープ
ト領域７を形成する。
本発明者らは種々検討の結果、前記問題点のうち、■に
ついては、ノンドープａ−３ｉ：Ｈ層２をゲート絶縁膜
ｌとの界面近傍のみノンドープとすることにより、ドー
プト領域７を高濃度にしても移動度の低下は見られず、
闇値制御の効果もあること、および、 ■については、ソース、ドレイン電極Ｓ、Ｄ直下へのド
ーピングを避け、ゲート電極Ｇに対向する領域にのみ選
択ドーピングをすることが有効であることを見出した。
ついては、ノンドープａ−３ｉ：Ｈ層２をゲート絶縁膜
ｌとの界面近傍のみノンドープとすることにより、ドー
プト領域７を高濃度にしても移動度の低下は見られず、
闇値制御の効果もあること、および、 ■については、ソース、ドレイン電極Ｓ、Ｄ直下へのド
ーピングを避け、ゲート電極Ｇに対向する領域にのみ選
択ドーピングをすることが有効であることを見出した。
本発明はこの事実に基づき、チャネル上部に残留させた
５ｉｎ２膜の方が、ソース／ドレイン電極として用いら
れる金属よりイオン注入の際のイオン阻止率が小さいこ
とを利用して、ＴＰＴの素子形成を完成した後、ソース
／ドレイン電極をマスクとして上面から全面にＢを注入
することにより、チャネル形成領域の上部にのみドープ
） ＴＪ域７を選択的に形成するようにしたものである
。
５ｉｎ２膜の方が、ソース／ドレイン電極として用いら
れる金属よりイオン注入の際のイオン阻止率が小さいこ
とを利用して、ＴＰＴの素子形成を完成した後、ソース
／ドレイン電極をマスクとして上面から全面にＢを注入
することにより、チャネル形成領域の上部にのみドープ
） ＴＪ域７を選択的に形成するようにしたものである
。
このようにドープト領域７がチャネル形成領域の上方に
のみ形成され、移動度低下の原因となるチャネル形成領
域へのドーピング、Ｓ／Ｄコンタクト不良の原因となる
Ｓ／Ｄ電極直下へのドーピングがともに避けられるので
、移動度の低下およびオーミックコンタクト不良の発生
を防止することができ、しかも本発明を実施するため製
造工程をを複雑にすることもない。
のみ形成され、移動度低下の原因となるチャネル形成領
域へのドーピング、Ｓ／Ｄコンタクト不良の原因となる
Ｓ／Ｄ電極直下へのドーピングがともに避けられるので
、移動度の低下およびオーミックコンタクト不良の発生
を防止することができ、しかも本発明を実施するため製
造工程をを複雑にすることもない。
以下本発明の一実施例を第２図（ａ）〜（８１により説
明する。
明する。
第２図ｆａ）に示す如（、ガラス基板のような絶縁性基
板５上にゲート電極Ｇを形成し、次いでプラズマ化学気
相成長（ＣＶ Ｄ）法により、ゲート絶縁膜ｌとして例
えば凡そ３０００人の厚さを有する５ｉＮ（窒化シリコ
ン）膜と、その上に凡そ１０００人の厚さのノンドープ
ミー３ｔｓＨ層２と、約１０００人の厚さのＳｉｎｇ膜
３′全３′して成膜する。
板５上にゲート電極Ｇを形成し、次いでプラズマ化学気
相成長（ＣＶ Ｄ）法により、ゲート絶縁膜ｌとして例
えば凡そ３０００人の厚さを有する５ｉＮ（窒化シリコ
ン）膜と、その上に凡そ１０００人の厚さのノンドープ
ミー３ｔｓＨ層２と、約１０００人の厚さのＳｉｎｇ膜
３′全３′して成膜する。
次いで同図（ｂｌに示す如く、上記ＳｉＯ２膜３゛上に
ポジ型レジスト膜を塗布し、これにゲート電極Ｇをマス
クとして背面露光を施し、ゲート電極Ｇに位置整合した
レジスト膜４を形成する。
ポジ型レジスト膜を塗布し、これにゲート電極Ｇをマス
クとして背面露光を施し、ゲート電極Ｇに位置整合した
レジスト膜４を形成する。
次いで同図（Ｃ）に示す如く、上記レジスト膜４をマス
クとしてエツチングを行い、Ｓ ｉ ＯＺｉ３ｇの露出
部を除去して、ＳｉＯ□膜３からなる保護膜３を形成し
た後、約３００人の厚さのｎ”ａ−３ｉ ：Ｈ層と、約
３００人の厚さのＴｉ（チタン）膜と約１０００人の厚
さのＡｌ （アルミニウム）膜との積層体よりなる電極
層６を形成する。
クとしてエツチングを行い、Ｓ ｉ ＯＺｉ３ｇの露出
部を除去して、ＳｉＯ□膜３からなる保護膜３を形成し
た後、約３００人の厚さのｎ”ａ−３ｉ ：Ｈ層と、約
３００人の厚さのＴｉ（チタン）膜と約１０００人の厚
さのＡｌ （アルミニウム）膜との積層体よりなる電極
層６を形成する。
次いで同図（ｄ）に示す如く、ポジ型のレジスト膜４を
除去して、その上部に被着していた電極層６の不要部を
リフトオフして、ソース電極Ｓおよびドレイン電極りを
形成する。
除去して、その上部に被着していた電極層６の不要部を
リフトオフして、ソース電極Ｓおよびドレイン電極りを
形成する。
次いで同図（Ｑ）に示す如（、上記ソース電極Ｓおよび
ドレイン電極りをマスクとして、Ｂ（ボロン）のイオン
注入を行い。次いでアニールを行なって上記注入された
Ｂの活性化を行い、ドープト領域７を形成する。
ドレイン電極りをマスクとして、Ｂ（ボロン）のイオン
注入を行い。次いでアニールを行なって上記注入された
Ｂの活性化を行い、ドープト領域７を形成する。
ここで留意すべきことは、上記ドープト領域７を形成す
るに際して、ノンドープａ−３ｉ ： Ｈｌｉ２とゲー
ト絶縁膜１との界面はノンドープのまま残し、ドープト
領域７はゲート絶縁膜１と離隔して形成することである
。ドープト６、Ｉｆ域７とゲート絶縁膜１との間のノン
ドープ領域は、本発明に係るＴＰＴの動作時に、チャネ
ルが形成される領域であって、ここをノンドープとする
ことにより、移動度の低下を防止できる。
るに際して、ノンドープａ−３ｉ ： Ｈｌｉ２とゲー
ト絶縁膜１との界面はノンドープのまま残し、ドープト
領域７はゲート絶縁膜１と離隔して形成することである
。ドープト６、Ｉｆ域７とゲート絶縁膜１との間のノン
ドープ領域は、本発明に係るＴＰＴの動作時に、チャネ
ルが形成される領域であって、ここをノンドープとする
ことにより、移動度の低下を防止できる。
本実施例では上述したように、ソース電極Ｓとドレイン
電極りをマスクとするイオン注入法によりドープト領域
７を形成するので、Ｂイオンが注入される領域は、ノン
ドープａ−３ｔ：Ｈ層２のうちゲート電極Ｇの直上部に
のみに限定される。
電極りをマスクとするイオン注入法によりドープト領域
７を形成するので、Ｂイオンが注入される領域は、ノン
ドープａ−３ｔ：Ｈ層２のうちゲート電極Ｇの直上部に
のみに限定される。
従ってこの後のアニール工程におけるＢイオンの横方向
への広がりはごく僅かであり、ソース電極Ｓおよびドレ
イン電極り直下部に高濃度領域が形成されることはなく
、この部分のオーミックコンタクト不良を生じるおそれ
も除かれる。
への広がりはごく僅かであり、ソース電極Ｓおよびドレ
イン電極り直下部に高濃度領域が形成されることはなく
、この部分のオーミックコンタクト不良を生じるおそれ
も除かれる。
従って本実施例においては、従来の問題点であった移動
度の低下およびオーミックコンタクト不良が発生するこ
となしに、ＴＰＴの闇値制御が可能である。
度の低下およびオーミックコンタクト不良が発生するこ
となしに、ＴＰＴの闇値制御が可能である。
なお上記一実施例ではｎ型不純物であるＢを注入する例
を説明したが、Ｐ （Ｗ）やＡｓ （砒素）のような
ｎ型不純物を注入することもできる。
を説明したが、Ｐ （Ｗ）やＡｓ （砒素）のような
ｎ型不純物を注入することもできる。
以上説明した如く本発明によれば、特にプロセスを複雑
にすることなく、また、特性劣化を伴うことなく、容易
に闇値を制御できるので、アクティブマトリクス型液晶
表示装置およびその作成方法を多様化することができる
。
にすることなく、また、特性劣化を伴うことなく、容易
に闇値を制御できるので、アクティブマトリクス型液晶
表示装置およびその作成方法を多様化することができる
。
例えば、本発明者らが先に提唱した「ゲート接続対向マ
トリクス」方式は数々の利点を有しているが、ＴＰＴの
闇値が正電圧でないと動作しないという制約があり、Ｔ
ＰＴの形成が困難であったが、本発明を用いることによ
り上記方式の液晶表示装置の作成が容易となる。
トリクス」方式は数々の利点を有しているが、ＴＰＴの
闇値が正電圧でないと動作しないという制約があり、Ｔ
ＰＴの形成が困難であったが、本発明を用いることによ
り上記方式の液晶表示装置の作成が容易となる。
第１図は本発明の構成説明図、
第２図（ａ）〜（ｅ）は本発明の詳細な説明図、第３図
は従来のＴＰＴの問題点説明図である。 図において、１はゲート絶縁膜、２はノンドープミー３
ｉｓＨ層、３は保護膜、３′はＳｔｏｗ膜、４はレジス
ト膜、５は絶縁性基板、６は電極層、７はドープト領域
、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極
を示す。 イオン５を入 、ｆ−４とθ月ｆｌＸ厚へ゛設θΔ図 第１図 ’（Ｘ：束訂ＦＴｏ＋閏〃臭説明閃 第３図
は従来のＴＰＴの問題点説明図である。 図において、１はゲート絶縁膜、２はノンドープミー３
ｉｓＨ層、３は保護膜、３′はＳｔｏｗ膜、４はレジス
ト膜、５は絶縁性基板、６は電極層、７はドープト領域
、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電極
を示す。 イオン５を入 、ｆ−４とθ月ｆｌＸ厚へ゛設θΔ図 第１図 ’（Ｘ：束訂ＦＴｏ＋閏〃臭説明閃 第３図
Claims (1)
- 【特許請求の範囲】 絶縁性基板（５）上に所定のパターンを有するゲート
電極（Ｇ）を形成した後、 前記ゲート電極（Ｇ）上を含む前記絶縁性基板（５）上
に、ゲート絶縁膜（１）、ノンドープの非晶質シリコン
層（２）、所定の絶縁膜（３′）を積層し、 該所定の絶縁膜（３′）を前記ゲート電極（Ｇ）に位置
整合してパターニングして、前記ゲート電極直上部に保
護膜（３）を残留させ、 次いで該保護膜（３）を挟んでソース電極（Ｓ）および
ドレイン電極（Ｄ）を形成した後、 該ソース電極（Ｓ）およびドレイン電極（Ｄ）をマスク
としてイオン注入法により前記ノンドープの非晶質シリ
コン層（２）内に所定の不純物を導入し、 前記ノンドープの非晶質シリコン層（２）と前記ゲート
絶縁膜（１）との界面近傍を除く前記保護膜（３）直下
部に、前記不純物を導入したドープト領域（７）を形成
する工程を含むこと を特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10563088A JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10563088A JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276768A true JPH01276768A (ja) | 1989-11-07 |
| JP2663500B2 JP2663500B2 (ja) | 1997-10-15 |
Family
ID=14412792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10563088A Expired - Lifetime JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663500B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289016A (en) * | 1990-04-24 | 1994-02-22 | Nec Corporation | Thin film transistor with excellent stability for liquid crystal display |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Industrial Co Ltd | Manufacturing method of thin film transistor |
| JP2009076894A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
| JP2009081425A (ja) * | 2007-09-07 | 2009-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113971A (ja) * | 1983-11-26 | 1985-06-20 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置及びその製造方法 |
| JPS62198164A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造法 |
-
1988
- 1988-04-28 JP JP10563088A patent/JP2663500B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113971A (ja) * | 1983-11-26 | 1985-06-20 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置及びその製造方法 |
| JPS62198164A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5289016A (en) * | 1990-04-24 | 1994-02-22 | Nec Corporation | Thin film transistor with excellent stability for liquid crystal display |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Industrial Co Ltd | Manufacturing method of thin film transistor |
| JP2009076894A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
| JP2009081425A (ja) * | 2007-09-07 | 2009-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置及び表示装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663500B2 (ja) | 1997-10-15 |
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