JPH01276820A - 駆動回路及び該駆動回路を用いる表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、駆動回路及び該回路を用いる表示装置に関す
る。

［従来の技術］ 容量性負荷としては、ＥＬパネルや圧電素子等があり、
これらは、いずれも数百Ｖの高電圧駆動が必要とされる
。一般に、容量性負荷の駆動回路は、負荷を充電するた
めのソース側スイッチと、−旦充電された負荷を放電す
るためのシンク側スイッチとを具備して構成されている
。このような容量性負荷の駆動回路に関する従来技術と
して、例えば、特開昭６０−２０８１１９号公報等に記
載された技術が知られている。

以下、この種従来技術による駆動回路を図面により説明
する。

第４図は従来技術による駆動回路の一例を示すブロック
図である。第４図において、１，２は高電圧電源端子、
３は出力端子、４は低電圧電源端子、５は制御信号入力
端子、６はソース側スイッチ、７はシンク側スイッチ、
８はバッファ回路、９はロジック回路、１０は容量性負
荷、１１は端子、７１〜７３はＮＰＮトランジスタ、８
１はＰＭＯＳトランジスタである。

従来技術による駆動回路は、第４図に示すように、高電
圧電源端子１，２の間に直列に設けられその接続点に出
力端子３が設けられるソース側スイッチ６及びシンク側
スイッチ７と、これらのスイッチ６．７を制御するバッ
ファ回路８と、入力端子５からの制御信号を受けてバッ
ファ回路８にスイッチ６．７の開動用信号を与えるロジ
ック回路９とにより構成されている。また、シンク側ス
イッチは、ＮＰＮトランジスタ７１〜７３を３段にダー
リントン接続して構成されている。

第４図に示す駆動回路において、ソース側スイッチ６は
、高電圧電源端子１と出力端子３との間に設けられ、シ
ンク側スイッチ７は、端子２と出力端子３との間に設け
られている。これらのソース側スイッチ６及びシンク側
スイッチ７は、入力端子５に印加される制御信号を処理
するロジック回路９の出力によりバッファ回路８を介し
て制御される。ロジック回路９及びバッファ回路８に対
する電源の供給は、低電圧電源端子４より行なわする３
段接続のＮＰＮトランジスタ７１〜７３の初段に設けら
れたＮＰＮトランジスタ７１のベースに接続されており
、ＰＭＯＳトランジスタ８１のソースは、低電圧電源端
子４に接続されている。

そして、ＰＭＯＳトランジスタ８１は、ロジック回路９
からの信号を受け、シンク側スイッチ７の３段ダーリン
トン接続ＮＰＮトランジスタのベース電流を供給する。

容量性負荷１ｏは、その一端が出力端子３に接続され、
他端が端子１１に接続されている。

このような駆動回路をＥＬパネル等の容量性マトリクス
負荷の駆動に用いるためには、多数チャンネルの集積化
が必要である。第４図に示す従来技術の駆動回路は、シ
ンク側スイッチ７をダーリントン接続のトランジスタに
より構成することにより、そのベース電流を低減するこ
とができ、集積化した場合のチップ全体の消［力を低減
することができるという効果を有する。

第４図に示す駆動回路を用いてＥ　Ｌパネルを駆動する
場合について以下に説明する。

一般に、ＥＬパネルは、順次選択的に高電圧が印加され
る走査側電極と、これに同期して、発光・非発光データ
に応じて比較的低い電圧が印加されるデータ側電極とが
互いに交差して設けられ、両電極間にＥＬ層が形成され
たものである。走査側電極とデータ側電極とに挾まれた
部分が１つの画素として機能し、等測的に容量性負荷で
ある。そして、その発光開始電圧は、例えば、特開昭６
０−９７３９４号公報等に記載されているように、およ
そ２００■程度の高電圧を要する。

第４図に示す回路における容量性負荷１０は、ＥＬパネ
ル内の１個の画素に相当し、出力端子３は、１個の走査
電極に相当丈る。実際には、１個の走査電極に対し、デ
ータ側電極数分の複数の画素が存在するため、出力端子
３には複数の容量性負荷１０が接続されているが、第５
図においては。

簡単のため１個の容量性負荷のみが示されている。

以後の説明では、容量性負荷１０を画素１０と記す場合
もある。

画素１０の他端が接続される端子１１は、出力端子３を
１個の走査電極とすれば、１個のデータ側電極に相当す
る。実際には、前述の走査電極の場合と同様に、１個の
データ側電極に対し、走査側電極数分の複数の画素が存
在するが、第５図に示すような１個の走査電極の駆動を
説明すれば、他の走査電極についても同様の動作である
ので、その説明を省略する。

ＥＬパネルは、分極効果を有するため、一般に交流駆動
が行われる。すなわち、−旦ある？！！極で充電され発
光した画素は、その後、その放電を行なっても、ＥＬ内
部に先に印加した電圧極性を打ち消す方向に分極を発生
しており、再び同極性の充電を行なった場合、発光輝度
の低下をきたすことになる。画素を充電し発光させるた
めに画素に印加する電圧極性は、駆動の度に反転する必
要がある。なお、この種ＥＬパネルの駆動方法について
は、例えば、特開昭５２−１２３８８３号公報等にその
詳細が記載さ九ている。

第５図に示す駆動回路により画素１０、すなわち容量性
負荷１０を駆動する場合、高電圧電源端子１は、正の高
電圧ｖ１４Ｐに、端子２は、Ｏｖにバイアスされ、デー
タ側電極端子１１は、画素１０の発光、非発光に応じて
正の低電圧ＶＤあるいはＯｖのいずれかが印加されてい
る。そして、前記圧の高電圧ｖＭＰは、ＥＬの発光開始
電圧Ｖｔよりも充分高い電圧であり、また、正の低電圧
ＶＤは。

発光開始電圧ＶＴより充分低い電圧であり、ＩＶＦＩＰ
−ｖｏｌ　＜　ｌ　Ｖ□１の関係にあるものとする。

この状態で、走査電極端子となる出力端子３に接続した
画素１０を発光させる場合、データ側電極端子１１をＯ
ｖにバイアスし、ソース側スイッチ６をオンとし、シン
ク側スイッチ７をオフとして出力端子３に正の高電圧を
印加する。このとき。

画素１０に印加される両端電圧は、ＥＬの発光開始電圧
ＶＴよりも大きい電圧ｖＨＰとなるため１画素１０が発
光する。また、画素１０を発光させない場合、データ側
電極端子１１は正の低電圧ＶＤにバイアスされる。この
状態で、走査側電極端子となる出力端子３に正の高電圧
ｖＨＰが印加されると、画素１０に印加される両端電圧
は、Ｉｖ、、−ｖｏｌとなり、ＥＬの発光開始電圧Ｖ。

よりも小さな電圧となるため１画素１ｏは発光しない。

このように、第５図に示す駆動回路は、ある走査電極が
選択されているとき、その走査電極上に形成されている
画素の発光、非発光を、データ側電極に印加される電圧
により制御することができる。

駆動回路は、走査側電極端子となる出力端子３に正の高
電圧ｖＨＰを出力して、画素１０を充電し、発光あるい
は非発光に制御した後、次回の駆動に備え、これを放電
しておく必要があり、このため、画素１０の放電を、ソ
ース側スイッチ６をオフとし、シンク側スイッチ７をオ
ンとして、画素１０よりＯｖにバイアスされている端子
２に向って電流を引き抜くことにより行う。

前述の動作により、１個の走査電極端子の選択と、該走
査電極上の画素の駆動が終了し、次に、今まで選択され
ていた走査電極端子に隣接する走査電極が選択されて、
前述の動作が繰り返される。

このような動作が、全走査電極について行われた後、再
び同一の走査側電極の選択が行なわれ、画素の発光、非
発光の駆動が行われる。この場合、前述したように、Ｅ
Ｌには分極効果があるため、画素に同レベルの発光を行
わせるためには、前回画素に印加した電圧極性に対し反
転した極性の電圧を印加する必要がある。そこで、今度
は、第４図に示す駆動回路において、端子２を負の高電
圧ＶＳＳにバイアスし、端子１を０■にバイアスし、さ
らに、ソース側スイッチ６をオフとし、シンク側スイッ
チ７をオンとして、走査側電極端子となる出力端子３に
負の高電圧ｖＨＮを印加する。この場合、負ノ高電圧Ｖ
　ｎ　ｎは−ｌ　Ｖ　ＵＮＩ　＜　Ｉ　ＶＴＩで、がっ
、　　ｌ　ＶＩＩＮＩ　＋　Ｉ　ＶＤＩ＞　Ｉ　ＶＴＩ
（７）条件を満足するものとする。

前述した状態で、データ側電極端子１１が正の低電圧ｖ
０にバイアスされていたとすれば、画素１０に印加され
る両端電圧は、ＩＶｌｌＮＩ＋１ＶＤＩとなり、発光開
始電圧７０以上となるので１画素ＩＯは発光する。また
、データ側電極端子１１がＯｖにバイアスされていた場
合、画素１０に印加される両端電圧は、１ｖ□１となり
、発光開始電圧ＶＴに達しないので１画素１０は発光し
ない。

第４図に示す駆動回路は、前述のように、走査側電極端
子となる出力端子３に負の高電圧ＶＨＮを出力して画素
１ｏを充電し、発光、非発光の制御ソース側スイッチ６
をオンとして、前回とは逆に画素１０に向って電流を流
し込むことにより行う。

前述の動作で、１個の走査電極端子の選択と、該走査電
極上の画素の逆方向の駆動が終了し、次に、今まで選択
されていた走査電極端子に隣接する走査電極が選択され
て、前述の動作が繰り返される。このような動作が、全
走査電極について終了すれば、前回の初期状態に戻るこ
とになり、前述した全動作が繰返し行われることになる
。

なお、前記第４図の駆動回路において、低電圧電源端子
４に印加される電圧は、ロジック回路９及びバッファ回
路８の動作に必要な電圧であり、常に端子２の電位を基
準にして印加される。

［発明が解決しようとする課題］ 近年、ＥＬパネルは、大型化の傾向にある。ＥＬパネル
の大型化は、データ側電極数の増大を招き、このことは
、１個の走査電極上の画素数の増大を意味し、走査側電
極の坊区動回路に対する負荷容量の増大を意味している
。このため、走査側電極の駆動回路は、充分な画素の発
光のためにその発光電流の増大が要求されることになり
、その電流駆動能力が問題となってくる。

前述の従来技術による駆動回路において、画素１０を負
の高電圧に充電して発光させる場合、シンク側スイッチ
７は、その電流駆動能力が大きいほど好ましい。このた
め、従来技術による駆動回路は、シンク側スイッチ７を
ダーリントン接続した複数のトランジスタにより構成し
、これにより、電流駆動能力の確保を図っている。しか
し、正の高電圧ｖＨＰで画素１０を充電し１次いでこの
充電をシンク側スイッチ７で放電する場合、シンク側ス
イッチ７を構成する３段ダーリントン接続ＮＰＮトラン
ジスタは、そのコレクタに正の高電圧ＶＨＰが印加され
た状態で、画素１０から電流の引き抜きを開始すること
になり、安全動作領域（以下ＡＳｏという）上の問題が
ある。このＡＳＯ上の問題は、スイッチの電流駆動能力
が大きくなるほど大きくなるため、前記従来技術による
駆動回路は、前述の電流の引き抜き動作時に、ダーリン
トン接続されたＮＰＮトランジスタがＡＳＯ上の問題に
より破壊される場合があるという問題点があった。

本発明の目的は、前述した従来技術の問題点を解決し、
シンク側スイッチを構成するダーリントン接続ＮＰＮト
ランジスタのＡＳ○内勤作を確保しつつ、充分な電流駆
動能力を有する駆動回路を提供するとともに、該駆動回
路を用いたＥＬ表示装置を提供することにある。

［課題を解決するための手段］ 前述の従来技術において、ＡＳＯが問題となる画素の放
電時は、ＥＬの発光に特に関係なく、駆動回路の電流駆
動能力は比較的少なくてもよく、また、シンク側スイッ
チに大きな電流駆動能力が要求されるのは、画素を負の
高電圧ＶＨＮに充電して発光させる場合であるが、この
場合、負の高電圧ｖＨＮは、前述の画素の放電時に比較
して低い電圧（ｌ　ＶＨＮ　ｌ　＜　Ｉ　ＴＴｌ）テア
４Ｊ、サラニ１画素ノ発光中は、シンク側スイッチが充
分電流駆動能力を有する限り、画素が電圧の大半を分担
している。

本発明は、前述の点に着目して前述の目的を達成するも
のである。すなわち、本発明によれば。

前記目的は、ダーリントン接続されたＮＰＮトランジス
タにより構成されるシンク側スイッチにおいて、初段の
ＮＰＮトランジスタ以外の中段以降のＮＰＮトランジス
タのベースに新たにベース電流供給源を設け、前述の画
素の放電時には、この新たなベース電流供給源を用いて
シンク側スイッチの制御を行うことにより達成される。

［作用］ 前記第４図に示す従来技術による駆動回路におけるシン
ク側スイッチ７の３段ダーリントン接続トランジスタの
全体の電流増幅率は、はぼ、個々のＮＰＮトランジスタ
７１〜７３の各電流増幅率の積となる。一方、例えば、
中段のＮＰＮトランジスタ７２のベースに、ベース電流
供給源を設けた場合、初段のＮＰＮトランジスタ７１に
よるベース電流の供給が無いものとすれば、その電流増
幅率は、はぼ、ＮＰＮトランジスタ７２．７３の各電流
増幅率の積となる。すなわち、中段のＮＰＮトランジス
タ７２にベース電流を供給した場合、初段のＮＰＮトラ
ンジスタ７１にベース電流を供給した場合に比較して、
その電流駆動能力は、初段のＮＰＮ　トランジスタ７１
の電流増＠率をｈＦＥとすれば、１／ｈｐｔとなる。従
って、３段ダーリントン接続トランジスタは、そのベー
ス電流の供給を初段ＮＰＮトランジスタ７１のベースに
するか、中段ＮＰＮトランジスタ７２のベースにするか
により、そのコレクタ電流を効果的に、しかも容易に増
減することができる。

前述のダーリントン接続トランジスタのコレクタ電流と
、ベース電流との関係を図面により説明する。

第５図はダーリントン接続ＮＰＮトランジスタのベース
電流−コレクタ電流特性を示すものである。第５図にお
いて、縦軸はコレクタ電流、横軸はベース電流を示し、
特性向、ｉ＠Ａは３段ダーリントン接続ＮＰＮトランジ
スタの特性を、特性曲線Ｂは２段ダーリントン接続ＮＰ
Ｎトランジスタの特性、すなわち、３段ダーリントン接
続ＮＰＮトランジスタの中段のＮＰＮトランジスタ７２
にベース電流を供給して、ＮＰＮトランジスタ７２゜７
３を動作させた場合の特性を示している。いま、あるベ
ース電流工８が与えられたときのコレクタ電流を、３段
ダーリントン接続ＮＰＮ　トランジスタの場合ＩＣ，と
して、２段ダーリントン接続ＮＰＮトランジスタの場合
ＩＣ２として、第５図に示している。以下、３段ダーリ
ントン接続トランジスタのコレクタ電流ＩＣ□をＩＣ２
程度に低減する場合について説明する。

第５図において、ベース電流が小さい領゛域では、コレ
クタ電流が急峻に立上っているが、ベース電流が大きく
なると、ベース電流に対するコレクタ電流の増加が緩や
かになる。これは、中段ＮＰＮトランジスタ７２あるい
は終段ＮＰＮトランジスタ７３の電流増幅率がコレクタ
電流依存性を有し。

大電流域で電流増幅率が低下するためである。−般に、
高圧トランジスタの電流増幅率は、その耐圧要求上大き
くとることができず、数十のオーダーにある。いま、−
例として、電流増幅率が３０のＮＰＮトランジスタをダ
ーリントン接続した場合の特性を考えてみる。まず、３
段ダーリントン接続の場合、第５図に示す特性曲線Ａに
おけるコレクタ電流の増加が緩やかな領域では、中段及
び終段のＮＰＮトランジスタの電流増幅率が低下してい
ると考えられる。この低下した電流増幅率を例えば５と
すると、３段ダーリントン接続ＮＰＮトランジスタとし
ての電流増幅率は、はぼ、３０Ｘ５Ｘ５＝＝７５０とな
る。一方、コレクタ電流が急峻に立上っている領域では
、各段のＮＰＮ　トランジスタの電流増幅率の低下が少
ないと考えられるので、例えば、各ＮＰＮトランジスタ
の増幅率を３０のままとすると、３段ダーリントン接ｖ
ｔＮ　Ｐ　Ｎトランジスタとしての電流増幅率は、はぼ
、３０×３０　Ｘ　３０　＝　２７０００となって、極
めて大きな値となる。

このため、３段ダーリントン接続ＮＰＮトランジスタの
第５図に示すコレクタ電流ＩＣ１を、例えば、ＩＣ，程
度にまで、３段ダーリントン接続のままで、そのベース
電流を制御して低減しようとすると、その制御は、電流
増幅率の大きい領域での制御となり、極めて困難なもの
となる。例えば、前述の電流増幅率２７０００の領域で
は、ベース電流がｌＯμＡ変動しても、コレクタ電流は
２７０ｎ＋　Ａ変動することになり、コレクタ電流ＩＣ
，付近でのコレクタ電流の安定化は極めて困難である。

一方、２段ダーリントン接続ＮＰＮトランジスタの場合
、第５図の特性曲線Ｂとして示すように、コレクタ電流
がＩＣ２程度の領域での電流増幅率は、各ＮＰＮトラン
ジスタの電流増幅率を前述と同様に設定すると、３０Ｘ
５＝１５０程度となって、ベース電流変動に対するコレ
クタ電流変動は、少なくなり、安定となる。例えば、ベ
ース電流が前述と同様に、１０μＡ変動した場合にも、
コレクタ電流の変動は、１．５ｍＡ程度の変動ですみ、
３段ダーリントン接続ＮＰＮトランジスタの場合に比較
して小さなものとすることができる。従って、３段ダー
リントン接続と２段ダーリントン接続のトランジスタと
を、ベース電流を供給するトランジスタを変更すること
により切替えるようにすることにより、コレクタ電流を
ＩＣ□からＩＣ２へ低減することが容易となり、しかも
安定に行うことができる。

従って、前述したＥＬパネルの乱動において、シンク側
スイッチ７の電流即動能力が大きく必要とされる画素発
光時の制御を、ダーリントン接続ＮＰＮ　トランジスタ
によって構成されるシンク側スイッチ７の初段のＮＰＮ
　トランジスタ７１のベースにベース電流を供給し、全
体を３段ダーリントン接ｍＮＰＮトランジスタとして動
作させるように行うことにより、その電流駆動能力を充
分確のベースにベース電流を供給し、全体を２段ダーリ
ントン接続ＮＰＮ　トランジスタとして動作させるよう
に行うことにより、出力電流を低減して、シンク側スイ
ッチを構成するトランジスタのＡＳＯ内勤作を確保する
ことができる。

［実施例コ 以下、本発明による駆動回路の実施例を図面により詳細
に説明する。

第１図は本発明の第１の実施例の構成を示すブロック図
である。第１図において、８２はＰＭＯＳトランジスタ
であり、他の符号は第４図の場合と同一である。

第１図に示す本発明の第１の実施例による駆動回路は、
ソース側スイッチ６が高電圧電源端子１と出力端子３と
の間に設けられ、出力端子３と端子２との間に、ＮＰＮ
トランジスタ７１〜７３を３段ダーリントン接続して構
成したシンク側スイッチ７が設けられ、さらに、ソース
側スイッチ６及びシンク側スイッチ７を、入力端子５に
入力された制御信号に応じて動作させるため、この制御
信号を処理するロジック回路９と、このロジック回路９
の出力に応じて、ソース側スイッチ６とシンク側スイッ
チ７とを駆動するバッファ回路８とが設けられて構成さ
れている。ロジック回路９及びバッファ回路８に対する
動作電源は、低電圧電源端子４より供給される。バッフ
ァ回路８は、シンク側スイッチ７を構成しているダーリ
ントン接続ＮＰＮトランジスタのベース電流供給源とし
て働くＰＭＯＳトランジスタ８１．８２を備えて構成さ
れている。ＰＭＯ５）−ランジスタ８１のドレインは、
シンク側スイッチ７の初段のＮＰＮトランジスタ７１の
ベースに接続されており、ＰＭＯＳトランジスタ８２の
ドレインは、シンク側スイッチ７の中段のＮＰＮ　トラ
ンジスタ７２のベースに接続されている。ＰＭＯＳトラ
ンジスタ８１゜８２は、そのソースが、低電圧電源端子
４に共通に接続されており、ロジック回路９からそのゲ
ートに与えられる信号に応じて、前記シンク側スイッチ
７のＮＰＮトランジスタ７１．７２に対しベース電流を
供給する。また、出力端子３と端子１１との間には容量
性負荷が接続され、前述の構成を持つ駆動回路により駆
動される。

この第１図に示す本発明の第１の実施例による駆動回路
により、ＥＬパネルを駆動する場合、第４図により説明
した従来技術の場合と同様に、出力端子３が１個の走査
側電極に、端子１１が１個のデータ側電極に、そして、
容量性負荷１０がＥＬパネル内の１個の画素に夫々相当
する。以下、容量性負荷１０を画素１０とも記す。

画素１０の発光制御動作は、第４図により説明した従来
技術の場合と同様であり、以下では、画素１ｏの駆動上
で、第１図に示す本発明の実施例の従来技術と相違する
点についてのみ説明する。

いま、ソース側スイッチ６をオンとして画素１０を正の
高電圧ＶＨＰに充電し、画素１０を発光あるいは非発光
に制御した後、これをシンク側スイッチにより放電する
場合、前述したように、シンク側スイッチ７におけるダ
ーリントン接続ＮＰＮトランジスタは、そのコレクタに
正の高電圧ＶＨＰが印加された状態で１画素１０より放
電電流を引き抜き始めることになる。この場合、シンク
側スイッチ７を構成するＮＰＮトランジスタのＡＳＯ上
、ダーリントン接続ＮＰＮトランジスタの出力電流、す
なわち、シンク側スイッチ７の放電電流を抑制すること
が望ましい。また、この放電は、画素１０の発光そのも
のには関与しないため、その放電電流は、比較的少なく
てもよい。

従って、第１図に示す本発明の第１の実施例では、前述
の放電動作時に、バッファ回路８内のＰＭＯＳトランジ
スタ８２をオン、ＰＭＯＳトランジスタ８１をオフとし
て、シンク側スイッチ７のＮＰＮトランジスタ７２のベ
ース端子にベース電流を供給することにより、シンク側
スイッチ７の３段ダーリントン接続ＮＰＮ　トランジス
タを、ＮＰＮトランジスタ７２．７３による２段ダーリ
ントン接続ＮＰＮトランジスタとして動作させ、その出
力電流、すなわち１画素１０の放？！！電流を低減させ
ている。これにより、第１図に示す駆動回路は、ＡＳＯ
に対する３段ダーリントン接ｒｔＮＰＮトランジスタの
保護を行うことができる。

一方、シンク側スイッチ７により画素１０を負の高電圧
Ｖ□に充電して、画素１０を発光させる場合、前述のＡ
ＳＯ上の問題はなく、シンク側スイッチ７は、電流駆動
能力の大きいことが要求される。従って、この場合、バ
ッファ回路８内のＰＭＯＳトランジスタ８１がオンに、
ＰＭＯＳトランジスタ８２がオフ（オンであってもよい
）に制御され、シンク側スイッチ７の３段ダーリントン
接続ＮＰＮトランジスタの初段のＮＰＮトランジスタ７
１のベース端子にベース電流が供給される。

この結果、ＮＰＮトランジスタ７１〜７３は、３段ダー
リントン接続ＮＰＮトランジスタとして動作し、充分に
大きな電流駆動能力を確保できることになる。

前述した本発明の第１の実施例は、ダーリントン接続Ｎ
ＰＮ　トランジスタのＡＳＯが問題となる場合、ダーリ
ントン接続段数を見かけ上少なくし、これによって、容
易にダーリントン接続ＮＰＮトランジスタの出力電流を
低減することができ、また、電流駆動能力が大きく必要
とされる場合、ダーリントン接続された全段数を有効と
して動作させることができる。従って、前述の実施例に
よれば、高電圧負荷駆動において、ダーリントン接続Ｎ
ＰＮ　トランジスタのＡＳＯ内勤作を確保しつつ、充分
に大きな電流駆動能力を有する駆動回路を得ることがで
きる。

前述した本発明の第１の実施例は、シンク側スイッチ７
を、３段ダーリントン接続ＮＰＮトランジスタにより構
成したとして説明したが、本発明は、２段接続あるいは
その他の段数によるダーリントン接続トランジスタによ
り、シンク側スイッチを構成した場合にも、同様に動作
でき、同様な効果を奏するものである。また、前記実施
例は、３段ダーリントン接続ＮＰＮトランジスタの中段
のＮＰＮトランジスタのベース端子にベース電流供給源
を備えて、コレクタ電流を低減したが、終段のＮＰＮト
ランジスタのベース端子にベース電流供給源を備えても
よく、さらに、中段及び終段のいずれにもベース電流供
給源を備え、出力電流設定モードを増加させることもで
きる。

第２図は本発明の第２の実施例の構成を示すブロック図
である。第３図における符号は、第１図の場合と同一で
ある。この第３図に示す実施例はシンク側スイッチ７と
バッファ回路８の部分のみを示しており、他の構成は第
１図の場合と同一である。

第２図に示す本発明の第２の実施例による駆動回路は、
シンク側スイッチ７における３段ダーリントン接続トラ
ンジスタを構成するＮＰＮトランジスタ７１〜７３の初
段のＮＰＮトランジスタ７１のベースにバッファ回路８
内のＰＭＯＳトランジスタ８１が、初段のＮＰＮ　トラ
ンジスタ７１のベースと中段のＮＰＮトランジスタ７２
のベースとの間にＰＭＯＳトランジスタ８３が接続され
て構成されている。

この第２図に示す実施例において、電流駆動能力が大き
く要求される場合、バッファ回路８内のＰＭＯＳトラン
ジスタ８１はオンに、ＰＭＯＳトランジスタ８３はオフ
に制御され、低電圧電源端子４より、ＰＭＯＳトランジ
スタ８１を介して初段ＮＰＮトランジスタ７１にベース
電流が供給され、シンク側スイッチ７を構成するＮＰＮ
トランジスタ７１〜７３°は−１３段ダーリントン接続
ＮＰＮトランジスタとして動作する。

一方、ＡＳＯが問題となる場合、すなわち、ダーリント
ン接ｖｔＮＰＮトランジスタの出力電流を低減したい場
合、バッファ回路８内のＰＭＯＳトランジスタ８１，８
３はともにオンに制御されるにれにより、ＰＭＯＳトラ
ンジスタ８１の出力電流は、全てＰＭＯＳトランジスタ
８３側にバイパスされ、中段のＮＰＮトランジスタ７２
のベースにベース電流として供給される。この結果、シ
ンク側スイッチ７を構成するＮＰＮトランジスタ７１〜
７３は、ＮＰＮトランジスタ７２．７３による２段ダー
リントン接続トランジスタとして動作するので、その出
力電流を低減することができる。

なお、前述において、ＰＭＯＳトランジスタ８３のソー
ス・ドレイン間電圧は、ＮＰＮトランジスタ７１のベー
ス・エミッタ間電圧より小さいものとする。

前述の本発明の第２の実施例による駆動回路は、第１図
により説明した本発明の第１の実施例の場合と同様に、
ダーリントン接続ＮＰＮトランジスタの出力電流を、そ
の動作モードに応じて切換え制御することができるので
、前記第１の実施例と同様な効果を奏することができる
。

第２図に示す本発明の第２の実施例は、ＰＭ○Ｓトラン
ジスタ８３のドレインをシンク側スイッチ７の中段のＮ
ＰＮトランジスタ７２のベースに接続しているが、前記
ＰＭＯＳトランジスタ８３のドレインを終段のＮＰＮト
ランジスタ７３のベースに接続しても、同様に動作でき
、同様な効果を得ることができる。

第３図は本発明の第３の実施例の構成を示すブロック図
である。第３図において、７４はＰＮＰトランジスタ、
７５はＮＰＮ　トランジスタ、８４はＰＭＯＳトランジ
スタ、８５はＮＭＯＳトランジスタであり、他の符号は
第１図の場合と同一である。

第３図に示す本発明の第３の実施例による駆動回路は、
シンク側スイッチ７を、ＰＮＰ　トランジスタを用いた
ダーリントン接続トランジスタにより構成したものであ
り、出力端子３にエミッタを、ＮＰＮトランジスタ７５
のベースにコレクタを接続したＰＮＰトランジスタ７４
と、出力端子３にコレクタを、端子２にエミッタを接続
したＮＰＮトランジスタとにより、ダーリントン接続ト
ランジスタを構成し、これをシンク側スイッチ７とする
ものである。また、バッファ回路８は、ＰＮＰトランジ
スタ７４のベースにベース電流を供給するＮＭＯＳトラ
ンジスタ８５と、ＮＰＮトランジスタ７５のベースに電
流を供給するＰＭＯＳトランジスタ８４とを備えて構成
されている。

このように構成される本発明の実施例において、シンク
側スイッチ７に、大きな電流卵動能力が要求される場合
、バッファ回路８内のＮＭＯＳトランジスタ８５がオン
とされる。ＮＭＯＳトランジスタ８５は、ＰＮＰトラン
ジスタ７４のベース電流を引き抜くことにより、ＰＮＰ
トランジスタ７４をオンとする。これにより、ＮＰＮト
ランジスタ７５もオンとなり、ＰＮＰ及びＮＰＮトラン
ジスタ７４．７５は、２段ダーリントン接続トランジス
タとして動作し、大きな電流駆動能力を有するように制
御される。

一方、シンク側スイッチ７を構成するトランジスタのＡ
ＳＯが問題となる場合、バッファ回路８内のＰＭＯＳト
ランジスタ８４がオンに、ＮＭＯＳトランジスタ８５が
オフに制御される。これにより、シンク側スイッチ７内
のＮＰＮトランジスタ７５にのみ、ＰＭＯＳトランジス
タ８４よりベース電流が供給される。この結果、ＰＮＰ
　トランジスタ７４は動作せず、ＮＰＮトランジスタ７
５のみが単体で動作することになり、シンク側スイッチ
７の出力電流を低減することができる。

前述した本発明の第３の実施例も、本発明の第１及び第
２の実施例と同様に、ダーリントン接続トランジスタの
出力電流を、動作モードに応じて切換え制御することが
でき、第１の実施例と同様の効果を奏する。

前述した本発明の第１及び第２の実施例による駆動回路
は、シンク側スイッチをＮＰＮトランジスタを用いて構
成したが、シンク側スイッチをＰＮＰトランジスタのダ
ーリントン接続により構成してもよいことはいうまでも
ない。

前述した本発明の実施例は、容量性負荷を駆動するため
に用いて効果的であり、特に、ＥＬ表示装置等に用いた
場合、高い信頼性を有する表示装置を構成することがで
きる。

［発明の効果］ 以上説明したように、本発明によれば、ダーリントン接
続トランジスタを備える駆動回路において、その出力電
流を動作モードに応じて容易に切換え制御することがで
きるので、本発明による駆動回路をＥＬパネル等の開動
のために利用する場合、画素放電時における高電圧動作
での駆動回路のＡＳＯによる破壊を防止することができ
、また、画素発光時における駆動電流を充分に確保する
ことが可能となる。すなわち１本発明によれば、ダーリ
ントン接続トランジスタのＡＳＯ内勤作を確保しつつ、
その電流駆動能力を最大限に引き出すことのできる駆動
回路を得ることができ、また、この駆動回路を用いるこ
とにより信頼性の高いＥＬパネル等による表示装置を得
ることができる。

【図面の簡単な説明】

第１図、第２図、第３図は本発明の第１．第２゜第３の
実施例の構成を示すブロック図、第４図は従来技術によ
る駆動回路の一例を示すブロック図。 第５図はダーリントン接続ＮＰＮトランジスタのベース
電流−コレクタ電流特性を示す図である。 １．２・・・・・・高電圧電源端子、３・・団・出力端
子。 ４・・・・・・低電圧電源端子、５・・・・・・制御信
号入力端子、６・・・・・・ソース側スイッチ、７・・
・・・・シンク側スイッチ、８・・・・・・バッファ回
路、９・・・・・・ロジック回路、１ｏ・・・・・・容
量性負荷（画素）、１１・・団・データ側端子、７１〜
７３，７５・・・・・・ＮＰＮトランジスタ。 ７４・・・・・・ＰＮＰ　トランジスタ、８１〜８４・
旧・・ＰＭＯＳトランジスタ、８５・・・・・・ＮＭＯ
Ｓトランジスタ。 第１図 ７°゛２ジノ２個リスわテ　　　　９゛°°口ジ、７匡
■各第２図 を 第３図 ム 第４図

Claims (1)

1. 【特許請求の範囲】 １、ダーリントン接続された複数のトランジスタを備え
   る駆動回路において、前記ダーリントン接続の段数を切
   換え可能としたことを特徴とする駆動回路。 ２、ダーリントン接続された複数のトランジスタを備え
   る駆動回路において、前記ダーリントン接続された複数
   のトランジスタの夫々にベース電流供給手段を備えたこ
   とを特徴とする駆動回路。 ３、ダーリントン接続された複数のトランジスタを備え
   る駆動回路において、前記ダーリントン接続された複数
   のトランジスタの初段のトランジスタのベース端子に接
   続されたベース電流供給手段と、前記初段のトランジス
   タ以外のトランジスタの少なくとも１つのベース端子に
   接続されたベース電流供給手段とを備えることを特徴と
   する駆動回路。 ４、前記ベース電流供給手段は、ＭＯＳトランジスタで
   あることを特徴とする特許請求の範囲第２項または第３
   項記載の駆動回路。 ５、互いに交差して配列された複数の走査側電極及びデ
   ータ側電極と、前記両電極間に設けられたＥＬ層とを備
   える表示装置において、前記走査側電極の駆動に、前記
   特許請求の範囲第１項、第２項、第３項または第４項記
   載の駆動回路を用いることを特徴とする表示装置。