JPH01276840A - 多重化方式 - Google Patents
多重化方式Info
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- JPH01276840A JPH01276840A JP10416188A JP10416188A JPH01276840A JP H01276840 A JPH01276840 A JP H01276840A JP 10416188 A JP10416188 A JP 10416188A JP 10416188 A JP10416188 A JP 10416188A JP H01276840 A JPH01276840 A JP H01276840A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
、電話機の音声信号およびシグナリング信号を多重化す
る多重化方式に関し、 簡易な構成でシグナリング信号と音声信号とを多重化す
ることを目的とし、 １フレーム内に多重化されている複数加入者のシグナリ
ング信号を所定の加入者数づつ複数フレームに分けて音
声信号と多重化するように構成する。
る多重化方式に関し、 簡易な構成でシグナリング信号と音声信号とを多重化す
ることを目的とし、 １フレーム内に多重化されている複数加入者のシグナリ
ング信号を所定の加入者数づつ複数フレームに分けて音
声信号と多重化するように構成する。
本発明は電話機の音声信号およびシグナリング信号を多
重化する多重化方式に関するものである。
重化する多重化方式に関するものである。
第９図は従来の多重化方式を示すブロック図である。図
において、入力バッファ５０は入力信号Ｓｉｌ〜Ｓｉ５
を波形整形およびタイミング調整してマルチプレクサ５
１に出力する。人力信号Ｓｉ１〜Ｓｉ５のそれぞれは、
１フレーム当り２４加入者（以下、チャンネル（ｃｈ）
、という）分のシグナリング信号を時分割多重化した信
号で、マルチプレクサ５１でさらに１ラインのシリアル
信号に多重化され、メモリ５２に記憶される。メモリ５
２に記憶された信号は再びシリアル信号として読み出さ
れ、セレクタ５３′Ｊ６よびレジスタ５４で１フレーム
３Ｑｃｈの信号に多重化され、４ラインの信号Ｓｊ１〜
Ｓｊ４として出力される。
において、入力バッファ５０は入力信号Ｓｉｌ〜Ｓｉ５
を波形整形およびタイミング調整してマルチプレクサ５
１に出力する。人力信号Ｓｉ１〜Ｓｉ５のそれぞれは、
１フレーム当り２４加入者（以下、チャンネル（ｃｈ）
、という）分のシグナリング信号を時分割多重化した信
号で、マルチプレクサ５１でさらに１ラインのシリアル
信号に多重化され、メモリ５２に記憶される。メモリ５
２に記憶された信号は再びシリアル信号として読み出さ
れ、セレクタ５３′Ｊ６よびレジスタ５４で１フレーム
３Ｑｃｈの信号に多重化され、４ラインの信号Ｓｊ１〜
Ｓｊ４として出力される。
この信号Ｓｊｌ〜Ｓｊ４は同髄に時分割多重化されてい
る不図示の音声信号の各対応チャンネルとそれぞれ多重
化される。
る不図示の音声信号の各対応チャンネルとそれぞれ多重
化される。
ところで、このような従来例においては、各シグナリン
グ信号を音声信号の対応するチャンネルと多重化するた
め、１フレーム２４ｃｈ、５ラインで全１２０ｃｈのシ
グナリング信号をいったんメモリ５２に記憶し、必要な
チャンネルを制御信号に基づいて読み出し、１フレーム
３Ｑｃｈの信号に多重化したのち音声信号と多重化する
という構成になっている。
グ信号を音声信号の対応するチャンネルと多重化するた
め、１フレーム２４ｃｈ、５ラインで全１２０ｃｈのシ
グナリング信号をいったんメモリ５２に記憶し、必要な
チャンネルを制御信号に基づいて読み出し、１フレーム
３Ｑｃｈの信号に多重化したのち音声信号と多重化する
という構成になっている。
このため、全てのチャンネルを記憶するために大容量の
メモリを必要とし、また、音声信号との多重化方式が異
なるため、回路構成の複雑化を招くという問題点があっ
た。
メモリを必要とし、また、音声信号との多重化方式が異
なるため、回路構成の複雑化を招くという問題点があっ
た。
本発明は、簡易な構成でシグナリング信号と音声信号と
を多重化することを目的とする。
を多重化することを目的とする。
〔課題を解決するための手段〕
本発明は、複数の加入者の音声信号およびシグナリング
信号を時分割多重化して送出する多重化方式において、
１フレーム内に多重化されている複数の加入者のシグナ
リング信号を所定の加入者数づつ複数フレームに分けて
音声信号と多重化するように構成する。
信号を時分割多重化して送出する多重化方式において、
１フレーム内に多重化されている複数の加入者のシグナ
リング信号を所定の加入者数づつ複数フレームに分けて
音声信号と多重化するように構成する。
１フレーム内に複数加入老公、例えば３０加入者分のシ
グナリング信号が多重化されている信号を、１フレーム
当り一部の加入者、例えば５加入者分づつサンプリング
し、次のフレームタイミングで音声信号と多重化する。
グナリング信号が多重化されている信号を、１フレーム
当り一部の加入者、例えば５加入者分づつサンプリング
し、次のフレームタイミングで音声信号と多重化する。
したがって、３０加入者分の信号は１フレーム当り５加
入者分づつ６フレームにわたって音声信号と多重化され
ることになる。
入者分づつ６フレームにわたって音声信号と多重化され
ることになる。
第１図は、本発明による多重化装置の一実施例を示すブ
ロック図で、人カバッファエ、変換回路２およびレジス
タ３から成る。
ロック図で、人カバッファエ、変換回路２およびレジス
タ３から成る。
入力バッファ１は加入者のシグナリング信号を１フレー
ム２４チヤンネルに時分割多重化した信号ＳＡＩ〜ＳＡ
５を波形整形およびタイミング調整し、信号ＳＢＩ〜Ｓ
Ｂ５として変換回路２に出力する。変換回路２はこの１
フレーム２４ｃｈの信号ＳＢＩ〜ＳＢ５を１フレーム３
０ｃｈの信号ＳＥＩ〜ＳＥ４に変換しレジスタ３に出力
する。
ム２４チヤンネルに時分割多重化した信号ＳＡＩ〜ＳＡ
５を波形整形およびタイミング調整し、信号ＳＢＩ〜Ｓ
Ｂ５として変換回路２に出力する。変換回路２はこの１
フレーム２４ｃｈの信号ＳＢＩ〜ＳＢ５を１フレーム３
０ｃｈの信号ＳＥＩ〜ＳＥ４に変換しレジスタ３に出力
する。
レジスタ３は３Ｑｃｈのシグナリング信号ＳＥＩ〜ＳＥ
４を１フレーム当り５ｃｈづつまとめて信号ＳＧＩ〜Ｓ
Ｇ４として送出するもので、全３０ｃｈのシグナリング
信号を６フレームで送出するようにしている。
４を１フレーム当り５ｃｈづつまとめて信号ＳＧＩ〜Ｓ
Ｇ４として送出するもので、全３０ｃｈのシグナリング
信号を６フレームで送出するようにしている。
変換回路２は、第２図のブロック図に示すように、多重
変換回路２０、タイミング調整回路２１およびゲート回
路２２から構成される。多重変換回路２０は１フレーム
２４ｃｈに多重化されている人力信号ＳＢＩ〜ＳＢ５を
１フレーム３Ｑｃｈの出力信号ＳＣＩ〜ＳＣ４に多重変
換するもので、信号ＳＢＩおよびＳＢ２から信号ＳＣＩ
を形成する多重変換回路２ＯＡ、信号ＳＢ２およびＳＢ
３から信号ＳＣ２を形成する多重変換回路２０Ｂ、信号
ＳＢ３およびＳＢ４から信号ＳＣ３を形成する多重変換
回路２０Ｃ１信号ＳＢ４およびＳＢ５から信号ＳＣ４を
形成する多重変換回路２０Ｄから成る。
変換回路２０、タイミング調整回路２１およびゲート回
路２２から構成される。多重変換回路２０は１フレーム
２４ｃｈに多重化されている人力信号ＳＢＩ〜ＳＢ５を
１フレーム３Ｑｃｈの出力信号ＳＣＩ〜ＳＣ４に多重変
換するもので、信号ＳＢＩおよびＳＢ２から信号ＳＣＩ
を形成する多重変換回路２ＯＡ、信号ＳＢ２およびＳＢ
３から信号ＳＣ２を形成する多重変換回路２０Ｂ、信号
ＳＢ３およびＳＢ４から信号ＳＣ３を形成する多重変換
回路２０Ｃ１信号ＳＢ４およびＳＢ５から信号ＳＣ４を
形成する多重変換回路２０Ｄから成る。
多重変換回路２０Ａ〜２０Ｄは共に同一の構成を有し、
回路２ＯＡに代表して示すように、シフトレジスタ２０
ａとセレクタ２０ｂとから成る。
回路２ＯＡに代表して示すように、シフトレジスタ２０
ａとセレクタ２０ｂとから成る。
各シフトレジスタ２０ａは各多重変換回路２０Ａ〜２０
Ｄに入力される２つの入力信号のうち第２の人力信号（
回路２ＯＡの場合は信号５Ｂ２）を一定期間遅延するも
ので、インバータ２３および２４を介して供給される制
御信号ＣＡおよびクロック信号ＣＢによって制御される
。各セレクタ２０ｂは第１の入力信号とシフトレジスタ
２０Ｈによって遅延された第２の人力信号とを選択信号
ＣＣ１〜ＣＣ４によってチャンネル毎に選択的に切り換
えるもので、これによって多重化信号ＳＣＩ〜ＳＣ４が
形成される。したがって、多重変換回路２ＯＡは入力信
号ＳＢＩの全２４ｃｈの信号と人力信号ＳＢ２の５ｃｈ
の信号とを多重化し、多重変換回路２０Ｂは入力信号Ｓ
Ｂ２の残り１８ｃｈの信号と入力信号ＳＢ３のうちの１
２ｃｈの信号とを多重化し、多重変換回路２０Ｃは人力
信号ＳＢ３の残りｌ ２ｃｈの信号と人力信号ＳＢ４の
うちの１８Ｃｈの信号とを多重化し、そして多重変換回
路２０Ｄは入力信号ＳＢ４の残り５ｃｈの信号と入力信
号ＳＢ５の全て２４ｃｈの信号とを多重化し、それぞれ
信号ＳＣ１〜ＳＣ４として出力するように選択信号ＣＣ
Ｉ〜ＣＣ４によって制御される。
Ｄに入力される２つの入力信号のうち第２の人力信号（
回路２ＯＡの場合は信号５Ｂ２）を一定期間遅延するも
ので、インバータ２３および２４を介して供給される制
御信号ＣＡおよびクロック信号ＣＢによって制御される
。各セレクタ２０ｂは第１の入力信号とシフトレジスタ
２０Ｈによって遅延された第２の人力信号とを選択信号
ＣＣ１〜ＣＣ４によってチャンネル毎に選択的に切り換
えるもので、これによって多重化信号ＳＣＩ〜ＳＣ４が
形成される。したがって、多重変換回路２ＯＡは入力信
号ＳＢＩの全２４ｃｈの信号と人力信号ＳＢ２の５ｃｈ
の信号とを多重化し、多重変換回路２０Ｂは入力信号Ｓ
Ｂ２の残り１８ｃｈの信号と入力信号ＳＢ３のうちの１
２ｃｈの信号とを多重化し、多重変換回路２０Ｃは人力
信号ＳＢ３の残りｌ ２ｃｈの信号と人力信号ＳＢ４の
うちの１８Ｃｈの信号とを多重化し、そして多重変換回
路２０Ｄは入力信号ＳＢ４の残り５ｃｈの信号と入力信
号ＳＢ５の全て２４ｃｈの信号とを多重化し、それぞれ
信号ＳＣ１〜ＳＣ４として出力するように選択信号ＣＣ
Ｉ〜ＣＣ４によって制御される。
タイミングチャート２１は、多重変換回路２０で不揃い
となった信号ＳＣＩ〜ＳＣ４のタイミングを揃えて信号
ＳＤＩ〜ＳＤ４として出力するもので、信号ＳＣＩを遅
延させる４段構成のシフトレジスタ２１Ａ１信号ＳＣ２
を遅延させる３段構成のシフトレジスタ２１Ｂ１信号Ｓ
Ｃ３を遅延さゼる２段構成のシフトレジスタ２１Ｃおよ
び信号ＳＣ４を制御するレジスタ２１Ｄから成る。これ
らレジスタの各段は２つのアンド回路２１ａおよび２１
ｂ、オア回路２１Ｃ１フリツプフロツプ２１ｄから成り
、制御信号ＣＡによってアンド回路２１ａまたは２１ｂ
の一方が選択される。アンド回路２１ａが選択された場
合にはフリップフロップ２１ｄの出力が人力に帰還され
るメモリ状態となり、アンド回路２１ｂが選択された場
合には各段の入力信号がフリップフロップ２１ｄに人力
されるシフト状態となる。
となった信号ＳＣＩ〜ＳＣ４のタイミングを揃えて信号
ＳＤＩ〜ＳＤ４として出力するもので、信号ＳＣＩを遅
延させる４段構成のシフトレジスタ２１Ａ１信号ＳＣ２
を遅延させる３段構成のシフトレジスタ２１Ｂ１信号Ｓ
Ｃ３を遅延さゼる２段構成のシフトレジスタ２１Ｃおよ
び信号ＳＣ４を制御するレジスタ２１Ｄから成る。これ
らレジスタの各段は２つのアンド回路２１ａおよび２１
ｂ、オア回路２１Ｃ１フリツプフロツプ２１ｄから成り
、制御信号ＣＡによってアンド回路２１ａまたは２１ｂ
の一方が選択される。アンド回路２１ａが選択された場
合にはフリップフロップ２１ｄの出力が人力に帰還され
るメモリ状態となり、アンド回路２１ｂが選択された場
合には各段の入力信号がフリップフロップ２１ｄに人力
されるシフト状態となる。
このようにしてタイミング調整された信号ＳＤ１〜ＳＤ
４は、ゲート回路２２で制御信号ＣＤによって不要なチ
ャンネルの信号がカットされ、ｌフレーム３０ｃｈの多
重化信号ＳＥＩ〜ＳＥ４として出力される。
４は、ゲート回路２２で制御信号ＣＤによって不要なチ
ャンネルの信号がカットされ、ｌフレーム３０ｃｈの多
重化信号ＳＥＩ〜ＳＥ４として出力される。
レジスタ３は、第３図のブロック図に示すようにシフト
レジスタ３０およびゲート回路３１から構成されている
。シフトレジスタ３０は各ラインごとに５段構成のシフ
トレジスタ３０Ａ〜３０Ｄから成り、各段は共に２つの
アンド回路３０ａおよび３０ｂ１オア一回路３０Ｃ１フ
リップフロップ３０ｄから成る。各段はインバータ３２
を介して供給される制御信号ＣＥによってアンド回路３
０ａが選択されるとフリップフロ歩プ３０ｄの出力がそ
の人力に帰還されるメモリ状態となり、また、制御信号
ＣＥによって直接アンド回路３０ｂが選択されると入力
信号がフリップフロップ３０ｄに人力されるシフト状態
となる。このフリップフロップ３０ｄは２ＭＨｚのクロ
ック信号ＣＢで駆動される。
レジスタ３０およびゲート回路３１から構成されている
。シフトレジスタ３０は各ラインごとに５段構成のシフ
トレジスタ３０Ａ〜３０Ｄから成り、各段は共に２つの
アンド回路３０ａおよび３０ｂ１オア一回路３０Ｃ１フ
リップフロップ３０ｄから成る。各段はインバータ３２
を介して供給される制御信号ＣＥによってアンド回路３
０ａが選択されるとフリップフロ歩プ３０ｄの出力がそ
の人力に帰還されるメモリ状態となり、また、制御信号
ＣＥによって直接アンド回路３０ｂが選択されると入力
信号がフリップフロップ３０ｄに人力されるシフト状態
となる。このフリップフロップ３０ｄは２ＭＨｚのクロ
ック信号ＣＢで駆動される。
シフトレジスタ３０Ａ〜３０Ｄの出力信号ＳＦ１〜ＳＦ
４はゲート回路３１でゲート信号ＣＦによってゲート制
御されたのち多重化信号ＳＧＩ〜ＳＧ４として出力され
、不図示の音声信号と多重化される。
４はゲート回路３１でゲート信号ＣＦによってゲート制
御されたのち多重化信号ＳＧＩ〜ＳＧ４として出力され
、不図示の音声信号と多重化される。
次に、このような構成を有する本実施例の動作を第４図
〜第８図に示すタイミングチャートを参照して説明する
。 ・ 第４図は、変換回路２の動作を示すタイミングチャート
で、ｌフレーム２４ｃｈの多重化信号ＳＢ１およびＳＢ
２を多重化信号ＳＥＩに変換して出力する多重変換回路
２ＯＡおよびシフトレジスタ２１Ａの動作を示している
。
〜第８図に示すタイミングチャートを参照して説明する
。 ・ 第４図は、変換回路２の動作を示すタイミングチャート
で、ｌフレーム２４ｃｈの多重化信号ＳＢ１およびＳＢ
２を多重化信号ＳＥＩに変換して出力する多重変換回路
２ＯＡおよびシフトレジスタ２１Ａの動作を示している
。
多重変換回路２ＯＡに人力される信号ＳＢＩおよびＳＢ
２は１フレーム３２タイムスロツト （以下、ＴＳ、と
いう）からなり、そのうちの２４ＴＳが有効チャンネノ
ペ残り８ＴＳが空チャンネルに割り当てられている。各
有効チャンネルは１ｃｈ８ビツトで構成されており、各
先頭ビットがシグナルリング信号用に割り当てられてい
る。なお、図中の数字はチャンネル番号を示し、「空」
は空ｃｈを示している。
２は１フレーム３２タイムスロツト （以下、ＴＳ、と
いう）からなり、そのうちの２４ＴＳが有効チャンネノ
ペ残り８ＴＳが空チャンネルに割り当てられている。各
有効チャンネルは１ｃｈ８ビツトで構成されており、各
先頭ビットがシグナルリング信号用に割り当てられてい
る。なお、図中の数字はチャンネル番号を示し、「空」
は空ｃｈを示している。
第１の入力信号ＳＢＩ （第４図Ａ）はセレクタ２０
ｂの入力端子Ａに直接入力され、第２の入力信号ＳＢは
シフトレジスタ２０ａで４ＴＳ （３°２ビツト）分遅
延されたのちセレクタ２０ｂの入力端子Ｂに信号ＳＢ２
’として入力される（第４図Ｂ）。シフトレジスタ２０
ａはロード信号ＣＡ（第４図Ｃ）でシグナリング信号の
みをロードし、２ＭＨｚのクロック信号ＣＢ（第４図Ｄ
）で駆動される。
ｂの入力端子Ａに直接入力され、第２の入力信号ＳＢは
シフトレジスタ２０ａで４ＴＳ （３°２ビツト）分遅
延されたのちセレクタ２０ｂの入力端子Ｂに信号ＳＢ２
’として入力される（第４図Ｂ）。シフトレジスタ２０
ａはロード信号ＣＡ（第４図Ｃ）でシグナリング信号の
みをロードし、２ＭＨｚのクロック信号ＣＢ（第４図Ｄ
）で駆動される。
セレクタ２０ｂの入力端子Ａおよび已に人力される２つ
の人力１言号は選択信号ＣＣＩ（第４図Ｅ）で各ｃｈ毎
に選択的に切り替えられ、信号ＳＢＩの全２４ｃｈと信
号ＳＢ２の５ｃｈとが多重化されて多重化信号ＳＣＩ
（第４図Ｆ）として出力さ。
の人力１言号は選択信号ＣＣＩ（第４図Ｅ）で各ｃｈ毎
に選択的に切り替えられ、信号ＳＢＩの全２４ｃｈと信
号ＳＢ２の５ｃｈとが多重化されて多重化信号ＳＣＩ
（第４図Ｆ）として出力さ。
れる。なお、図中の各ｃｈ上の＊マークは第２の人力信
号から多重されたｃｈを示している。このようにして得
られた信号ＳＣＩは４段構成のシフトレジスタ２１Ａで
遅延されて信号ＳＤＩ （第４図Ｇ）として出力され
る。
号から多重されたｃｈを示している。このようにして得
られた信号ＳＣＩは４段構成のシフトレジスタ２１Ａで
遅延されて信号ＳＤＩ （第４図Ｇ）として出力され
る。
シフトレジスタ２１Ａから出力された信号ＳＤＩはゲー
ト回路２２でゲート信号ＣＤ（第４図Ｈ）によって、ゲ
ート制御され、１フレーム３Ｑｃｈの多重化信号ＳＥＩ
（第４図■）として出力される。
ト回路２２でゲート信号ＣＤ（第４図Ｈ）によって、ゲ
ート制御され、１フレーム３Ｑｃｈの多重化信号ＳＥＩ
（第４図■）として出力される。
第５図〜第７図は他の多重変換回路２０Ｂ〜２［）Ｄお
よびシフトレジスタ２１Ｂ〜２１Ｄの動作を示すタイミ
ングチャートである。これら回路の基本的な動作は前述
した多重変換回路２ＯＡおよびシフトレジスタ２１Ａの
動作と同様であるので詳細説明は省略するが、選択信号
ＣＣ２〜ＣＣ４が各信号ごとに異なり、それによって多
重化されるチャンネルの内容が異なった多重化信号ＳＥ
２〜ＳＥ４が形成される。
よびシフトレジスタ２１Ｂ〜２１Ｄの動作を示すタイミ
ングチャートである。これら回路の基本的な動作は前述
した多重変換回路２ＯＡおよびシフトレジスタ２１Ａの
動作と同様であるので詳細説明は省略するが、選択信号
ＣＣ２〜ＣＣ４が各信号ごとに異なり、それによって多
重化されるチャンネルの内容が異なった多重化信号ＳＥ
２〜ＳＥ４が形成される。
次に、レジスタ３の動作を第８図のタイミングチャート
を参照しながら説明する。なお、以下の説明では代表的
にシフトレジスタ３０Ａの動作について説明する。
を参照しながら説明する。なお、以下の説明では代表的
にシフトレジスタ３０Ａの動作について説明する。
変換回路２で１フレーム３０ｃｈに多重化された信号Ｓ
ＥＩ （第８図Ａ）は、制御信号ＣＥ（第８図Ｂ）の
パルスＰ１〜Ｐ５によって１フレーム当り５ｃｈのシグ
ナリング信号がシフトレジスタ３０Ａに記憶される。こ
の記憶された５チヤンネル（５ビツト）の信号は、制御
信号ＣＥのパルスＰ６によって次フレームの先頭タイミ
ングで信号５ＦＩ（第８図Ｃ）として−括して送出され
、さらにゲート回路３１でゲート信号ＣＦ（第８図Ｄ）
によってゲート制御されたのち多重化信号５ＧＩ（第８
図Ｅ）として送出される。
ＥＩ （第８図Ａ）は、制御信号ＣＥ（第８図Ｂ）の
パルスＰ１〜Ｐ５によって１フレーム当り５ｃｈのシグ
ナリング信号がシフトレジスタ３０Ａに記憶される。こ
の記憶された５チヤンネル（５ビツト）の信号は、制御
信号ＣＥのパルスＰ６によって次フレームの先頭タイミ
ングで信号５ＦＩ（第８図Ｃ）として−括して送出され
、さらにゲート回路３１でゲート信号ＣＦ（第８図Ｄ）
によってゲート制御されたのち多重化信号５ＧＩ（第８
図Ｅ）として送出される。
各フレームは８フレームで１マルチフレームを構成して
おり、制御信号ＣＥのパルスＰ１〜Ｐ５は１フレームで
５ｃｈづつ６フレームで全３０ｃｈのシグナリング信号
を順次サンプリングするように形成されている。したが
って、ｌフレーム３Ｑｃｈに多重化されたシグナリング
信号は１マルチフレームに１回のタイミングで送出され
る。シグナリング信号はＩＫＨｚでサンプリングされて
いるので、１フレーム（８ＫＨｚ）ごとに送出する必要
はなく、ｌマルチフレーム（ＩＫＨｚ）に１回のタイミ
ングで送出すれば充分である。
おり、制御信号ＣＥのパルスＰ１〜Ｐ５は１フレームで
５ｃｈづつ６フレームで全３０ｃｈのシグナリング信号
を順次サンプリングするように形成されている。したが
って、ｌフレーム３Ｑｃｈに多重化されたシグナリング
信号は１マルチフレームに１回のタイミングで送出され
る。シグナリング信号はＩＫＨｚでサンプリングされて
いるので、１フレーム（８ＫＨｚ）ごとに送出する必要
はなく、ｌマルチフレーム（ＩＫＨｚ）に１回のタイミ
ングで送出すれば充分である。
このようにして形成された１フレーム５ｃｈ （５ビツ
ト）の多重化信号ＳＧＩは、音声信号と多重化されたの
ちに局内交換機に送出される。
ト）の多重化信号ＳＧＩは、音声信号と多重化されたの
ちに局内交換機に送出される。
本発明による多重化方式によれば、１フレーム３０ｃｈ
に多重化されたシグナリング信号を１フレーム当りＳＣ
ｈづつ分割シて１マルチフレームに１回のタイミングで
各シグナリング信号を音声信号と多重化するようにした
ので、多重化の際、従来のように全チャンネルの信号を
記憶する必要がなく、１フレーム当り５ｃｈのシグナリ
ング信号を記憶すればよいので、簡易な構成で音声信号
との多重化が可能となる。
に多重化されたシグナリング信号を１フレーム当りＳＣ
ｈづつ分割シて１マルチフレームに１回のタイミングで
各シグナリング信号を音声信号と多重化するようにした
ので、多重化の際、従来のように全チャンネルの信号を
記憶する必要がなく、１フレーム当り５ｃｈのシグナリ
ング信号を記憶すればよいので、簡易な構成で音声信号
との多重化が可能となる。
このようにしても、シグナリング信号はｌＫＨ２でサン
プリングされているので、１マルチフレーム（ＩＫＨｚ
）に１回のタイミングで送出すれば信号の品質を落すこ
となく回路規模の簡略化を図ることが可能となる。
プリングされているので、１マルチフレーム（ＩＫＨｚ
）に１回のタイミングで送出すれば信号の品質を落すこ
となく回路規模の簡略化を図ることが可能となる。
第１図は本発明による多重化方式の一実施例を示すブロ
ック図、 第２図は第１図の変換回路を示すブロック図、第３図は
第１図のレジスタを示すブロック図、第４図乃至第７図
は変換回路の動作を説明するためのタイミングチャート
、 第８図はレジスタの動作を説明するためのタイミングチ
ャート、 第９図は従来の多重化方式で示すブロック図である。
ック図、 第２図は第１図の変換回路を示すブロック図、第３図は
第１図のレジスタを示すブロック図、第４図乃至第７図
は変換回路の動作を説明するためのタイミングチャート
、 第８図はレジスタの動作を説明するためのタイミングチ
ャート、 第９図は従来の多重化方式で示すブロック図である。
Claims (1)
- 【特許請求の範囲】 複数の加入者の音声信号およびシグナリング信号を時分
割多重化して送出する多重化方式において、 １フレーム内に多重化されている前記複数加入者のシグ
ナリング信号を所定の加入者数づつ複数フレームに分け
て前記音声信号と多重化するようにしたことを特徴とす
る多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10416188A JPH01276840A (ja) | 1988-04-28 | 1988-04-28 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10416188A JPH01276840A (ja) | 1988-04-28 | 1988-04-28 | 多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276840A true JPH01276840A (ja) | 1989-11-07 |
Family
ID=14373335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10416188A Pending JPH01276840A (ja) | 1988-04-28 | 1988-04-28 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276840A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112142A (ja) * | 1984-06-27 | 1986-01-20 | Oki Electric Ind Co Ltd | シグナリングフレ−ムフオ−マツト変換回路 |
| JPS6331327A (ja) * | 1986-07-25 | 1988-02-10 | Nippon Telegr & Teleph Corp <Ntt> | シグナリング信号伝送装置 |
-
1988
- 1988-04-28 JP JP10416188A patent/JPH01276840A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112142A (ja) * | 1984-06-27 | 1986-01-20 | Oki Electric Ind Co Ltd | シグナリングフレ−ムフオ−マツト変換回路 |
| JPS6331327A (ja) * | 1986-07-25 | 1988-02-10 | Nippon Telegr & Teleph Corp <Ntt> | シグナリング信号伝送装置 |
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