JPH01280846A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH01280846A JPH01280846A JP63111100A JP11110088A JPH01280846A JP H01280846 A JPH01280846 A JP H01280846A JP 63111100 A JP63111100 A JP 63111100A JP 11110088 A JP11110088 A JP 11110088A JP H01280846 A JPH01280846 A JP H01280846A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は並列書き込み直列読出し型のメモリ装置に関す
るものである。
るものである。
従来の技術
従来からワンチップのマイクロプロセッサｆｘトにおい
て多用されているシリアルデータの通信装置では、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭６０−５
８４８２号公報に示されている。それによればシリアル
データの送信を行なうには、データバスからバッファレ
ジスタに１フレ一ム分のデータ（多くの場合４ビツトま
たは８ビツトが１フレームとなる。）を転送したうえで
、シフトレジスタから直列データを送出するようにして
いる。
て多用されているシリアルデータの通信装置では、シフ
トレジスタとシフトカウンタ、さらにはバッファレジス
タによって構成され、その典型的な例が特公昭６０−５
８４８２号公報に示されている。それによればシリアル
データの送信を行なうには、データバスからバッファレ
ジスタに１フレ一ム分のデータ（多くの場合４ビツトま
たは８ビツトが１フレームとなる。）を転送したうえで
、シフトレジスタから直列データを送出するようにして
いる。
発明が解決しようとする課題
しかしながら上記の構成では、−度に数フレーム分のデ
ータ群を送信するにはバッファレジスタを複数組用意し
なければならず、並列データの入出力部分での配線が増
加するという問題点を有していた。
ータ群を送信するにはバッファレジスタを複数組用意し
なければならず、並列データの入出力部分での配線が増
加するという問題点を有していた。
本発明は上記問題点に鑑み、数フレーム分の直列データ
を連続して送信する場合にも、データの入出力部の配線
が増加しないバラフッレジスタ群の実現、より具体的に
は、配線数が少なく、複数フレーム分のデータが格納で
き、直列データの取り出しもできるメモリ装置を提供す
ることを目的としている。
を連続して送信する場合にも、データの入出力部の配線
が増加しないバラフッレジスタ群の実現、より具体的に
は、配線数が少なく、複数フレーム分のデータが格納で
き、直列データの取り出しもできるメモリ装置を提供す
ることを目的としている。
課題を解決するための手段
前記した課題を解決するために本発明のメモリ装置では
、データ格納ビットを複数個配置して構成されたフレー
ムのビット位置を選択するデコーダと、データ格納ビッ
トにそれぞれ接続された複数のビット選択線路と、デー
タの書き込み時にはビット選択線路に並列データを供給
するとともに、データの出力時には前記ビット選択線路
にデコーダを接続する線路切シ換え手段を備えている。
、データ格納ビットを複数個配置して構成されたフレー
ムのビット位置を選択するデコーダと、データ格納ビッ
トにそれぞれ接続された複数のビット選択線路と、デー
タの書き込み時にはビット選択線路に並列データを供給
するとともに、データの出力時には前記ビット選択線路
にデコーダを接続する線路切シ換え手段を備えている。
作 用
本発明では前記した構成によって、並列データの書き込
みとデータ出力時のビット位置の選択が共通の線路を介
して行なわれて、これらの動作を行なわせるだめの配線
数が大幅に軽減される。
みとデータ出力時のビット位置の選択が共通の線路を介
して行なわれて、これらの動作を行なわせるだめの配線
数が大幅に軽減される。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例におけるメモリ装置の回路構
成図を示したものであり、第１フレーム１ｏｏはデータ
格納ビット１１０，１２０，１３０゜１４０ 、１５０
、１６０ 、１７０ 、１８０によって構成されてい
る。データ格納ビット１１ｏはインバータ１１１と３ス
テートインバータ１１２による単位メモリ七ルと、この
単位メモリセルの出力をＳｘ端子に送出する３ステート
インバータ１１３と、インバータ１１１に書き込みデー
タを伝達する３ステートバツフア１１４と、３ステート
バツフ１１１４がアクティブ状態のときには３ステート
インバータ１１２の出力をハイインヒーダンス状態にさ
せるインバータ１１５と、ｘＯ端子、Ｘ１ｉ子ｔＸ２端
子、ＹＯＩ子、Ｙｌ 端子に供給されるデータによって
第１エリアの第８ビツトが選ばれたときに３ステートイ
ンバータ１１３をアクティブ状態にするＡＮＤゲート１
１６によって構成され、データ格納ビット１２０〜１８
０も同一の構成となっている。また、第１フレーム１０
０と同様に第２フレーム２００．第３７レーム３００が
構成されている。
成図を示したものであり、第１フレーム１ｏｏはデータ
格納ビット１１０，１２０，１３０゜１４０ 、１５０
、１６０ 、１７０ 、１８０によって構成されてい
る。データ格納ビット１１ｏはインバータ１１１と３ス
テートインバータ１１２による単位メモリ七ルと、この
単位メモリセルの出力をＳｘ端子に送出する３ステート
インバータ１１３と、インバータ１１１に書き込みデー
タを伝達する３ステートバツフア１１４と、３ステート
バツフ１１１４がアクティブ状態のときには３ステート
インバータ１１２の出力をハイインヒーダンス状態にさ
せるインバータ１１５と、ｘＯ端子、Ｘ１ｉ子ｔＸ２端
子、ＹＯＩ子、Ｙｌ 端子に供給されるデータによって
第１エリアの第８ビツトが選ばれたときに３ステートイ
ンバータ１１３をアクティブ状態にするＡＮＤゲート１
１６によって構成され、データ格納ビット１２０〜１８
０も同一の構成となっている。また、第１フレーム１０
０と同様に第２フレーム２００．第３７レーム３００が
構成されている。
一方、第１フレーム１００ 、第２フレーム２ｏＯ。
第３フレーム３００を構成する各データ格納ビットに接
続されるビット選択線路群４００には線路切シ換えスイ
ッチ群５００の出力側が接続され、線路切り換えスイッ
チ群５００を構成する３ステートバツフ１５０１〜５０
８の入力側にはそれぞれＤ○端子〜Ｄ７端子が接続され
、３ステートバツフア５１１〜５１８の入力側にはデコ
ーダ６００の出力が供給されている。
続されるビット選択線路群４００には線路切シ換えスイ
ッチ群５００の出力側が接続され、線路切り換えスイッ
チ群５００を構成する３ステートバツフ１５０１〜５０
８の入力側にはそれぞれＤ○端子〜Ｄ７端子が接続され
、３ステートバツフア５１１〜５１８の入力側にはデコ
ーダ６００の出力が供給されている。
なお、第１図において、データの書き込み時には、Ｄｏ
端子〜Ｄ７端子に第１フレーム１ｏＯ〜第３フレーム３
００に書き込むための並列データが供給され、ＰＯ端子
、Ｐ１端子に第１フレーム１ｏＯ〜第３フレーム３００
のひとつを選択するための２ピツトのデータが供給され
るとともに、ＬＯＡＤ端子のレベルが一時的に′１”に
移行させられる。また、Ｓｘ端子からの直列データの出
力時には、ＹＯ端子、Ｙ１端子に第１フレーム１００〜
第３フレーム３００のひとつを選択するため０２ビツト
のデータが供給され、ＸＯ端子。
端子〜Ｄ７端子に第１フレーム１ｏＯ〜第３フレーム３
００に書き込むための並列データが供給され、ＰＯ端子
、Ｐ１端子に第１フレーム１ｏＯ〜第３フレーム３００
のひとつを選択するための２ピツトのデータが供給され
るとともに、ＬＯＡＤ端子のレベルが一時的に′１”に
移行させられる。また、Ｓｘ端子からの直列データの出
力時には、ＹＯ端子、Ｙ１端子に第１フレーム１００〜
第３フレーム３００のひとつを選択するため０２ビツト
のデータが供給され、ＸＯ端子。
Ｘ１端子、Ｘ２端子には選択されたフレームのビット位
置を指定する３ビツトのデータが供給される。
置を指定する３ビツトのデータが供給される。
以上のように構成されたメモリ装置について、第１図の
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
構成図および第２図に示した主要部のタイミングチャー
トをもとにその動作を説明する。
まず、第２図Ａはシリアルデータの送信のためのクロッ
ク信号波形、第２図Ｂ、Ｃ，ＤはそれぞれｘＯ端子、Ｘ
１端子、Ｘ２端子に供給される信号波形、第２図Ｅ、Ｆ
はそれぞれＹＯ端子、Ｙ１端子に供給される信号波形、
第２図ＧはＳｘ端子からの出力データの変化のもようを
それぞれ示したものである。
ク信号波形、第２図Ｂ、Ｃ，ＤはそれぞれｘＯ端子、Ｘ
１端子、Ｘ２端子に供給される信号波形、第２図Ｅ、Ｆ
はそれぞれＹＯ端子、Ｙ１端子に供給される信号波形、
第２図ＧはＳｘ端子からの出力データの変化のもようを
それぞれ示したものである。
さて、第１フレーム１００に並列データの書き込みを行
なうには、ｐｏ端子、Ｐ１端子のレベルをそれぞれ”１
”、′Ｏｊに設定し、ＤＯ〜Ｄ了端子に送信データを供
給したうえで、さらに、ＬＯＡＤ端子のレベルを一時的
に、′１”に移行させる。これら一連の操作の操作によ
って、ＡＮＤゲート１の出力レベルが”１″に移行し、
Ｄ７端子のレベルを伝達する３ステートバツフ１５０８
もアクティブ状態となり、反対に、デコーダ６００を構
成するＡＮＤゲート６０８の出力レベルＬｆ伝達する３
ステートバツフ１６１８の出力はハイインピーダンス状
態となる。その結果、データ格納ピッ）１１０について
いえば、３ステートインバータ１１２の出力はハイイン
ピーダンス状態となって、反対に、３ステートバツフア
１１４がアクティブ状態となシ、Ｄ７端子のレベルをイ
ンバータ１１１に伝達してデータの書き込みが完了する
。
なうには、ｐｏ端子、Ｐ１端子のレベルをそれぞれ”１
”、′Ｏｊに設定し、ＤＯ〜Ｄ了端子に送信データを供
給したうえで、さらに、ＬＯＡＤ端子のレベルを一時的
に、′１”に移行させる。これら一連の操作の操作によ
って、ＡＮＤゲート１の出力レベルが”１″に移行し、
Ｄ７端子のレベルを伝達する３ステートバツフ１５０８
もアクティブ状態となり、反対に、デコーダ６００を構
成するＡＮＤゲート６０８の出力レベルＬｆ伝達する３
ステートバツフ１６１８の出力はハイインピーダンス状
態となる。その結果、データ格納ピッ）１１０について
いえば、３ステートインバータ１１２の出力はハイイン
ピーダンス状態となって、反対に、３ステートバツフア
１１４がアクティブ状態となシ、Ｄ７端子のレベルをイ
ンバータ１１１に伝達してデータの書き込みが完了する
。
同様にして、第２フレーム２００に並列データの書き込
みを行なうには、ｐｏ端子、Ｐ１端子のレベルをそれぞ
れ”０′、′１″に設定し、ＤＯ〜Ｄ７端子に送信デー
タを供給したうえで、ＬＯＡＤ端子のレベルを一時的に
′″１”に移行させればよく、第３フレーム３００に並
列データの書き込みを行なうには、ＰＯ端子、Ｐ１端子
のレベルをそれぞれ“１１．”１１に設定し、ＤＯ〜Ｄ
７端子に送信データを供給したうえで、ＬＯＡＤ端子の
レベルを一時的に１”に移行させればよい。
みを行なうには、ｐｏ端子、Ｐ１端子のレベルをそれぞ
れ”０′、′１″に設定し、ＤＯ〜Ｄ７端子に送信デー
タを供給したうえで、ＬＯＡＤ端子のレベルを一時的に
′″１”に移行させればよく、第３フレーム３００に並
列データの書き込みを行なうには、ＰＯ端子、Ｐ１端子
のレベルをそれぞれ“１１．”１１に設定し、ＤＯ〜Ｄ
７端子に送信データを供給したうえで、ＬＯＡＤ端子の
レベルを一時的に１”に移行させればよい。
まだ、データの送信時にはＬＯＡＤ端子のレベルを“０
”に固定したうえで、ｘＯ端子〜Ｘ２端子、Ｙｏ端子、
Ｙ１端子に供給するレベルをそれぞれ第２図Ｂ−Ｄ、Ｅ
、Ｆのように変化させればＳｘ端子に送出されるデータ
は第２図Ｇのように変化する。すなわち、第２図の時刻
ｔ１以前にはＸｏ端子〜ｘ２端子、Ｙｏ端子、Ｙ１端子
のレベルはすべて“１”になっているので、ＡＮＤゲー
ト６０８とＡＮＤゲート２の出力レベルはいずれも”１
″となシ、第１フレーム１０ｏのデータ格納ビット１８
０を構成するＡＮＤゲート１８６の出力レベルも′１”
となっている。したがって、この時点ではデータ格納ビ
ット１８ｏの保持データが、３ステートインバータ１８
３を介してＳｘ端子に送出されている。時刻ｔ１におい
てクロック信号のリーディングエツジ（前縁）が到来す
ると、Ｘｏ端子のレベルが１１Ｊ′から１０１に移行し
く第２図Ｂ）、それによって、デコーダ６００を構成す
るＡＮＤゲート６０７の出力レベルが”１”に移行し、
今度はデータ格納ビット１７ｏの保持データがＳｘ端子
に送出される。以後同様に時刻ｔ２までは第１フレーム
１０ｏの各データ格納ビットの出力が次々とＳｘ端子に
送出される。
”に固定したうえで、ｘＯ端子〜Ｘ２端子、Ｙｏ端子、
Ｙ１端子に供給するレベルをそれぞれ第２図Ｂ−Ｄ、Ｅ
、Ｆのように変化させればＳｘ端子に送出されるデータ
は第２図Ｇのように変化する。すなわち、第２図の時刻
ｔ１以前にはＸｏ端子〜ｘ２端子、Ｙｏ端子、Ｙ１端子
のレベルはすべて“１”になっているので、ＡＮＤゲー
ト６０８とＡＮＤゲート２の出力レベルはいずれも”１
″となシ、第１フレーム１０ｏのデータ格納ビット１８
０を構成するＡＮＤゲート１８６の出力レベルも′１”
となっている。したがって、この時点ではデータ格納ビ
ット１８ｏの保持データが、３ステートインバータ１８
３を介してＳｘ端子に送出されている。時刻ｔ１におい
てクロック信号のリーディングエツジ（前縁）が到来す
ると、Ｘｏ端子のレベルが１１Ｊ′から１０１に移行し
く第２図Ｂ）、それによって、デコーダ６００を構成す
るＡＮＤゲート６０７の出力レベルが”１”に移行し、
今度はデータ格納ビット１７ｏの保持データがＳｘ端子
に送出される。以後同様に時刻ｔ２までは第１フレーム
１０ｏの各データ格納ビットの出力が次々とＳｘ端子に
送出される。
時刻ｔ２においてクロック信号のリーディングエツジが
到来すると、Ｘｏ端子−ｘ２端子のレベルがそれぞれ“
１ｊに移行するが、このときＹ。
到来すると、Ｘｏ端子−ｘ２端子のレベルがそれぞれ“
１ｊに移行するが、このときＹ。
端子のレベルは０″に移行（第２図Ｅ）Ｌ、その結果、
ＡＮＤゲート３の出力レベルが′１′に移行して、この
時点から時刻ｔ３までは第２フレーム２００の各データ
格納ビットの出力が次々とＳＸ端子に送出される。
ＡＮＤゲート３の出力レベルが′１′に移行して、この
時点から時刻ｔ３までは第２フレーム２００の各データ
格納ビットの出力が次々とＳＸ端子に送出される。
さらに、時刻ｔ３から時刻ｔ４までの間は第３フレーム
３００の各データ格納ビットの出力が次々とＳＸ端子に
送出される。
３００の各データ格納ビットの出力が次々とＳＸ端子に
送出される。
このようにして、第１図に示したメモリ装置では、送信
する複数フレーム分のデータを一度に格納しておくこと
ができ、また、ｘＯ端子〜ｘ２端子、Ｙｏ端子、Ｙ１端
子に与えるデータを変化させれば、Ｓｘ端子から順次直
列データを取り出すことができる。すなわち、第１図に
示したメモリ装置は従来のバッフ７レジスタとシフトレ
ジスタの機能を合わせ持っており、さらに、ビット選択
線路群４００が各データ格納ビットの選択に用いられる
だけでなく、並列データの転送路としても用いられるの
で、内部の配線数が減少する。
する複数フレーム分のデータを一度に格納しておくこと
ができ、また、ｘＯ端子〜ｘ２端子、Ｙｏ端子、Ｙ１端
子に与えるデータを変化させれば、Ｓｘ端子から順次直
列データを取り出すことができる。すなわち、第１図に
示したメモリ装置は従来のバッフ７レジスタとシフトレ
ジスタの機能を合わせ持っており、さらに、ビット選択
線路群４００が各データ格納ビットの選択に用いられる
だけでなく、並列データの転送路としても用いられるの
で、内部の配線数が減少する。
つぎに、第３図は本発明の他の実施例を示した回路構成
図で、送信データの格納部分は第１フレーム１００と第
２フレーム２００からなり、データ格納ビットの構成が
第１図の装置とは異なる。
図で、送信データの格納部分は第１フレーム１００と第
２フレーム２００からなり、データ格納ビットの構成が
第１図の装置とは異なる。
すなわち、データ格納ビット１１０′はインバータ１１
１．１１５．３ステートインバータ１１２゜３ステート
バッファ１１４，１１７から構成され ゛ておシ、
第１図の装置と比較すると、ＡＮＤゲート１１６が削除
され、３ステートインバータ１１３の代わりに３ステー
トバツフア１１７が用いられている。また、第１フレー
ム１０σからの直列データは３ステートインバータ４を
介してＳｘ端子に供給され、第２フレーム２ｏσからの
直列データは３ステートインバータ６を介してＳｘ端子
に供給されている。したがって、第２図の装置ではＰ１
端子のレベルが′１”のときには第１フレーム１０ｏか
らの直列データがＳＸ端子に供給され、０”のときには
第２フレーム２００’からの直列データがＳＸ端子に供
給される。なお、その他の動作については第１図の装置
と同じであるので、説明は省略する。
１．１１５．３ステートインバータ１１２゜３ステート
バッファ１１４，１１７から構成され ゛ておシ、
第１図の装置と比較すると、ＡＮＤゲート１１６が削除
され、３ステートインバータ１１３の代わりに３ステー
トバツフア１１７が用いられている。また、第１フレー
ム１０σからの直列データは３ステートインバータ４を
介してＳｘ端子に供給され、第２フレーム２ｏσからの
直列データは３ステートインバータ６を介してＳｘ端子
に供給されている。したがって、第２図の装置ではＰ１
端子のレベルが′１”のときには第１フレーム１０ｏか
らの直列データがＳＸ端子に供給され、０”のときには
第２フレーム２００’からの直列データがＳＸ端子に供
給される。なお、その他の動作については第１図の装置
と同じであるので、説明は省略する。
発明の効果
本発明のメモリ装置は以上の説明からも明らかなように
、各々が単位メモリセルと単位メモリセルの出力を共通
の出力端子に伝達する出力スイッチ手段を具備したデー
タ格納ビットを複数個配置して構成されたフレームと、
フレームのピッＩ［置ｔ−選択するデコーダと、データ
格納ピットにそれぞれ接続された複数のピット選択線路
と、データの書き込み時にはピット選択線路に並列デー
タを供給するとともに、データの出力時にはバット選択
線路にデコーダを接続する線路切り換え手段を備えてい
るので、数フレーム分の直列データを連続して送信する
場合にも、データの入出力部の配線が増加せず、直列デ
ータの取シ出しもできるメモリ装置が実現でき、大なる
効果を奏する。
、各々が単位メモリセルと単位メモリセルの出力を共通
の出力端子に伝達する出力スイッチ手段を具備したデー
タ格納ビットを複数個配置して構成されたフレームと、
フレームのピッＩ［置ｔ−選択するデコーダと、データ
格納ピットにそれぞれ接続された複数のピット選択線路
と、データの書き込み時にはピット選択線路に並列デー
タを供給するとともに、データの出力時にはバット選択
線路にデコーダを接続する線路切り換え手段を備えてい
るので、数フレーム分の直列データを連続して送信する
場合にも、データの入出力部の配線が増加せず、直列デ
ータの取シ出しもできるメモリ装置が実現でき、大なる
効果を奏する。
【図面の簡単な説明】
第１図は本発明の一実施例におけるメモリ装置の回路構
成図、第２図は第１図の主要部のタイミングチャート、
第３図は本発明の他の実施例におけるメモリ装置の回路
構成図である。 １００・・・・・・第１フレーム、１８０・・・・・・
データ格納ヒツト、１８３・・・・・・３ステートイン
バータ、１８３．２００・・・・・・第２７ ｖ−ム、
３００・・・・・・第３フレーム、４００・・・・・・
ビット選択線路群、５００・・・・・・線路切シ換えス
イッチ群、６００・・・・・・デコーダ。
成図、第２図は第１図の主要部のタイミングチャート、
第３図は本発明の他の実施例におけるメモリ装置の回路
構成図である。 １００・・・・・・第１フレーム、１８０・・・・・・
データ格納ヒツト、１８３・・・・・・３ステートイン
バータ、１８３．２００・・・・・・第２７ ｖ−ム、
３００・・・・・・第３フレーム、４００・・・・・・
ビット選択線路群、５００・・・・・・線路切シ換えス
イッチ群、６００・・・・・・デコーダ。
Claims (1)
- 各々が単位メモリセルと前記単位メモリセルの出力を共
通の出力端子に伝達する出力スイッチ手段を具備したデ
ータ格納ビットを複数個配置して構成されたフレームと
、前記フレームのビット位置を選択するデコーダと、前
記データ格納ビットにそれぞれ接続された複数のビット
選択線路と、データの書き込み時には前記ビット選択線
路に並列データを供給するとともに、データの出力時に
は前記ビット選択線路に前記デコーダを接続する線路切
り換え手段とを具備してなるメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111100A JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111100A JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280846A true JPH01280846A (ja) | 1989-11-13 |
| JPH0738169B2 JPH0738169B2 (ja) | 1995-04-26 |
Family
ID=14552391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111100A Expired - Fee Related JPH0738169B2 (ja) | 1988-05-06 | 1988-05-06 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738169B2 (ja) |
-
1988
- 1988-05-06 JP JP63111100A patent/JPH0738169B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738169B2 (ja) | 1995-04-26 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |