JPH01280948A - 自動スレッシュホールド適応等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挨権分互 本発明はデータコミュニケーションシステム即ちデータ
通信方式に関するものであって、更に詳細には、総合サ
ービスデジタル網（ＩＳＤＮ）Ｓインターフェース用の
自動／適応等化器回路に関するものである。

災釆伎先 データ通信システムは、伝送中にゼロのインターシンボ
ルインターフェアレンス即ち符号量干渉（ＩＳＩ）を発
生する様に設計されているが、設計における不完全性又
はチャンネル特性の変動に起因して成る程度の残留ＩＳ
Ｉが不可避的に発生する。典型的に、この歪を補償する
為に該システム内に調節可能なフィルタが設けられる。

チャンネル誘起歪を補正する為のプロセス乃至は手法は
等化と呼ばれる。

調節可能等化器の最も一般的に使用される形態はトラン
スバーサルフィルタであった。トランスバーサルフィル
タは、基本的に、予め定めた間隔でタップされた遅延線
から構成されている。各タップは、可変利得装置を介し
て加算増幅器へ接続されている。該等化器の出力値を特
定することによって、所要の利得設定を決定することが
可能である。このタイプの等化器は１等化器出力はいず
れの寸法においても同数のゼロ値を持っているので、ゼ
ロ強制等化器と呼ばれる。ゼロ強制等化器はピークＩＳ
Ｉを最小とさせる点で最適である。

ゼロ強制等化器の主要な問題点は、レシーバシステム内
に典型的に設けられているＡ／Ｄ変換器の入力における
ノイズパワーを増加させることである。

上述したゼロ強制等化器のタップ利得の設計及び調節は
、１組の連立方程式の解を包含する。手動モードにおい
て、該等化器の「トリミング」は、テストパルスを該シ
ステムを介して送給し、受け取るフィルタの出力を適宜
のサンプリング時間で測定し、適宜の数学的関係を使用
してタップ利得を解き、且つ最後に各タップ上の利得を
手動的に設定することを必要とする。

これらの時間のかかる手動的調節に対する必要性を除去
し、タップ利得を設定する為の自動システムが開発され
ている。これらのシステムは、通常、２つのグループに
分割される。プリセット等化器システムは、データ伝送
におけるブレークの前又はその発生中に特別のシーケン
スのパルスを使用する。適応等化器は、最適なタップ利
得に到達するのに繰返し技術を使用する。

プリセット等化器は、所望のタップ利得に到達する為に
繰返し型「トレーニング」手順を必要とし、時々数百個
のテストパルスを包含する。プリセット等化器を「トレ
ーニング」する上での主要な問題は、１ｌｔＱされる等
化器出力値におけるノイズの存在である。多数のテスト
パルスに渡って測定した出力値を平均化することによっ
てノイズの影響を幾分最小とさせることが可能であるが
、この平均化技術は収束速度を低下させる。

適応等化器において、タップ利得補正は、通常のデータ
伝送の動作の間に断続的に推定される。

従って、適応等化器は、データ伝送中に変化に適応し、
且つプリセット等化器の場合に必要とされる長いトレー
ニング手順に対する必要性を取り除いている。適応等化
器は、又、−層正確であり、多様性があり、且つプリセ
ット等化器よりも一層廉価である。

理論的には、簡単な適応等化器において、サンプリング
時間における等化器の出力は、予め選択した値のプラス
又はマイナスのいずれかであり、即ち、サンプリング時
間に対応する実際の入力ビットが１の場合にはプラスで
あり、且つ入力ビットが０の場合にはマイナスである。

実際のシステムにおいて、等化器出力値は、入力シーケ
ンスに依存し、ＩＳＩに起因して、予め選択した値の周
りで変化する。ＩＳＩが非常に大きいものではない場合
、伝送したデータをデコードすることが可能であり、且
つ理想又は所望の出力値のシーケンスが発生される。次
いで、タップ利得を調節するのに必要なエラーシーケン
スの推定が、これらの理想的出力と実際に測定した出力
との比較に基づいて、発生される。

■−孜 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ｌ５ＤＮ用Ｓインタ
一フエース回路のレシーバが異なった振幅レベルにおい
て入力信号を検知することを可能とする自動スレッシュ
ホールド回路を提供することを目的とする。

１−或 本発明によれば、ｌ５ＤＮ用Ｓインタ一フエース回路の
レシーバが異なった振幅レベルにおいて入力信号を検知
することを可能とする自動スレッシュホールド回路が提
供される。該スレッシュホールドレベルの発生は、ノイ
ズ及びバス競合問題によって実質的に影響を受けること
はない。伝送媒体内に導入される周波数及び位相歪を補
償する為に新規な適応等化器も提供されている。この適
応等化器は、簡単で且つ廉価な構成であり、連続的エラ
ー補正決定を行なう合成したスレッシュホールドレベル
を共用している。

本発明に基づく自動スレッシュホールド回路は、入力信
号検知用のスライスレベルを正確に推定する為の全波ピ
ークセンサを有している。該ピークセンサは、該自動ス
レッシュホールド回路が変調無しで入力信号をトラック
することが無い様に資格付与がなされている。該入力信
号は、フェーズロックループ（ＰＬＬ）でウィンドウ処
理され、従って該ピークセンサは該入力信号に対してコ
ヒーレントであり、該回路を該ウィンドウ外側のノイズ
スパイク又は入力歪によって影響を受けることが無いよ
うにさせている。本自動スレッシュホ−ルト回路は、デ
ジタルループフィルタを有しており、それは自動スレッ
シュホールドコントローラから出力を受け取り且つ対応
する二進信号を発生し、該二進信号は、デジタルシグマ
／デルタ変調器によって所定のサンプリング周波数を持
った単一ビットパルス密度変調信号へ変換される。

本発明に基づく適応等化器は、そのエラーフィードバッ
ク信号を発生する為の自動スレッシュホールドスライス
信号を共用する。該適応等化器は、入力信号及びフィー
ドバック信号に応答して出力信号を発生する周波数セレ
クタを有している。上述した如く、スレッシュホールド
コンパレータは、等化器出力を所定のレベルにおいてス
ライスする。

コントローラが、コンパレータ出力を受け取り且つ該コ
ンパレータ出力の電圧レベルを表すコントローラ出力を
供給する。次いで、デジタルフィルタを使用して、該周
波数セレクタへのフィードバック信号として対応する二
進信号を発生する。この適応等化器は１つを越える速度
において動作することが可能である。

ズ」Ｌ鮭 本発明に基づく自動スレッシュホールド回路は、例えば
２００ｋＨｚ正弦波干渉等のノイズのある環境において
信号を検知する為のスライスレベルを正確に推定する為
の余波ピーク検知回路を有している。該ピーク検知回路
は、０＋１０−フィルタからの出力で資格付与される。

従って、ノイズ拒否が向上される。０＋１０−フィルタ
からの資格付与信号に起因して、本自動スレッシュホー
ルド回路は変調無しで入力信号をトラックすることはな
い。従って、本回路の制御電圧出力端において発生され
るリップルはより少なくなっている。

ピーク検知回路は入力信号とコピーラントであり、該入
力をフェーズロックループでウィンドウ処理し、従って
本自動スレッシュホールド回路は該ウィンドウ外側のノ
イズスパイク又は入力歪（バス接続に起因する）によっ
て影響されることはない。

更に、本自動スレッシュホールド回路は、上述した如く
、適応等化器と同一の入力信号セグメント上で動作する
ので１合成したスレッシュホールドは、エラーフィード
バック発生の為にこれら２つの回路の間で共用させるこ
とが可能である。本自動スレッシュホールドフィルタは
デジタル的に実現される。自動スレッシュホールド制御
電圧はデジタルシグマ／デルタ変調器から発生される。

即ち１本回路はデジタル／アナログ変換器を使用しない
。該リップルは、非臨界的な時定数を持った簡単なＲＣ
回路によってフィルタされる。ループ定数は、該デジタ
ルループフィルタによってのみ決定される。シグマ／デ
ルタ変調器は、入力ビツトレートに同期してアップデー
トされる。従って、スライス用コンパレータの出力端に
おけるスイッチンググリッチは最小とされる。本発明の
１実施例に基づいて構成された自動スレッシュホールド
回路を第１図にブロック図で示しである。

上述した如く、適応等化器回路は、エラーフィードバッ
ク信号を発生する為の自動スレッシュホールドスライス
レベルを共用している。適応アルゴリズムは連続的であ
り且つ何等トレーニングシーケンスを必要としない。ス
テップ変化は入力ビツトレートと同期的である。従って
、ステップ変化の期間中にアナログスイッチによって導
入される電荷注入歪は、Ｏ＋パルスの中間に位置させる
ことが可能である。この構成は、簡単な回路構成を維持
する一方、検知精度において何等劣化を発生させること
はない。該ループフィルタは、２つのトラッキング速度
を持っており且つデジタル的に実現される。本発明の１
実施例に基づいて構成された適応等化器回路をブロック
図で第２図に示しである。

いずれかのビット期間中に、適応等化器及び自動スレッ
シュホールド回路の両方を「ホールド」モードとさせる
。これらのビットにおける信号の不完全性はこれらのビ
ットによって無視される。

本発明の自動スレッシュホールド／適応等化器概念を組
み込んだレシーバ回路を第７Ａ−１図乃至第７Ｅ−３図
に示しである。

第７Ａ−１図を参照すると、レシーバ回路は、本発明に
基づくレシーバ前端及び適応等化器を有している。この
レシーバ前端及び適応等化器は。

バッファ及び等化器の過剰負荷を防止する為に１＝１の
比を持った入力変圧器１０を有している。変圧器１０の
出力は、バッファ１２．２．７に抵抗１４、及び４７ｐ
Ｆコンデンサ１６から構成されており且つ周波数１．２
５ＭＨｚで一３ｄＢロールオフを持った単位利得バッフ
ァ及びローパスフィルタを駆動する。単位利得バッファ
１２の出力は、バッファ１８と、４．７に抵抗２０及び
２５０ｐＦコンデンサ２２から構成される入力ＲＣとか
ら構成されるライン等化バイパスフィルタへ供給される
。該バイパスフィルタは、１３５ＫＩ−（ｚの周波数で
一３ｄＢのロールオフを持っている。

１に抵抗２６．１０に抵抗２８、及び２．２に抵抗３０
と共に結合して、増幅器２４は、２．３３の利得を持っ
た等化器出力を発生する反転／加算増幅器を形成する。

等化の量は１部品１９の入力ピンＣ（ｍｓｂ）、Ｂ及び
Ａにおける二進信号及びその７個の関連した抵抗によっ
て制御される。

８個の可能なステップかり、「０」二進コードはフラッ
トレスポンス即ち平坦な応答に等しい。

第３図及び第４図は、ここに説明する適応等化器の周波
数応答及びグループデイレイ即ち群遅れのプロットをグ
ラフで示してあり、第５図はそのタイミング線図である
。第６Ａ図及び第６Ｂ図は、短伝送距離及び長伝送距離
に関しての夫々の適応等化器が信号に与える影響を示し
ている。

部品２４からの等化器出力信号は、−群の入力スライサ
及びレベル変換器へ与えられる（第７Ａ−５図）。部品
３２及び３４は、以下に詳細に説明する自動スレッシュ
ホールドコントローラと共に、余波ピーク電圧トラッキ
ングループを形成している。部品３４の正入力端におけ
る電圧の読みＶａｔｈ＋は、等化器出力のピーク電圧の
測定値であり、即ち０．５Ｖは出力振幅＝０．５Ｖ、即
ちピーク間１ｖであることを示している。出力振幅が０
．２２Ｖ以下又は２．３３Ｖ以上である場合、Ｖａｔｈ
十は、夫々、０．２２Ｖ又は２．３３ＶＩＣ制限される
。このことは、部品３６の正入力端における抵抗「Ｔ」
回路網によって達成される。

電圧Ｖａｔｈ＋かを１に対して正規化させると、自動ス
レッシュホールドＯコンパレータ３２の負入力端にける
電圧Ｖ　ａｔｈ−は−１ｖであり、０＋信号検知スライ
サ３８の負入力端における電圧ｖＯ＋は０．５Ｖであり
、且っ〇−信号検知スライサ４０の負入力端における電
圧ｖＯ−は−０，５Ｖである。

電圧Ｖａｔｈ＋が１，２８０ｍＶを越えると、ＶＯ＋及
び■０−は、夫々、６４０ｍＶ及び−６４０ｍＶにクラ
ンプされる。このクランプ機能は、本回路が、バスに接
続したマルチプルターミナルノードＴＥを具備する回路
網終端モードで動作する場合に必要である。そうでなけ
れば、近くのＴＥがＶＯ十及びｖＯ−スレッシュホール
ドレベルを遠くのＴＥから受け取った信号ピークを越え
てドライブすることがあり、検知エラーを発生させるこ
ととなる。

部品３８の負入力ピンに接続したＰＮＰトランジスタ４
２は、このクランプ機能を与える。

電圧レベル間の関係を示したテーブルを以下の表１に示
す。

表１ 変圧器二次回路　　ＥｑＯ／Ｐ　　Ｖａｔｈ＋　　ＶＯ
＋−一骨−―−−―−−−慟一一轡−−―＋＋−嗜−―
＋嗜−−――＋＋−響皓−＋＋僻榊−咄＋−Ｉ　　Ｖｐ
ｅａｋ（＋２．５ｄＢ）　　２，３３Ｖｐｅａｋ　　２
．３３Ｖ　　０．６４ＶＯ，８９Ｖｐｅａｋ（＋１．５
ｄＢ）　　２．０７Ｖｐｅａｋ　　２．０７Ｖ　　０．
６４ＶＯ，７５Ｖｐｅａｋ（ＯｄＢ）　　１．７４Ｖｐ
ｅａｋ　　１．７４Ｖ　　Ｏ，６４ＶＯ，５５Ｖｐｅａ
ｋ（−２，７ｄＢ）　　１．２８Ｖｐｅａｋ　　１．２
８Ｖ　　Ｏ，６４ＶＯ，５０Ｖｐｅａｋ（−３，５ｄＢ
）　　１．１７Ｖｐｅａｋ　　１．１７Ｖ　　０．５８
ＶＯ，３２Ｖｐｅａｋ（−７，５ｄＢ）　　０，７４Ｖ
ｐｅａｋ　　０．７４Ｖ　　Ｏ，３７ＶＯ，０９Ｖｐｅ
ａｋ（−１８，０ｄＢ）　０．２２Ｖｐｅａｋ　０．２
２Ｖｏ、１１ＶＯＶｐｅａｋ　　　　　　　０Ｖｐｓａ
ｋ　　０．２２Ｖ　　Ｏ，１１Ｖ尚、Ｖａｔｈ−＝　−
Ｖａｔｈ十及びＶＯ−＝−ＶＯ＋。

自動スレッシュホールドコンパレータ３２及び３４の出
力は自動スレッシュホールドコントローラへ供給される
。更に詳細には、自動スレッシュホールドコンパレータ
３４の出方は、ＸＯＲゲート４４を介して供給され且つ
部品４６及び４８を介してパイプライン動作され（第７
Ａ−２図参照）その宛先は自動スレッシュホールドコン
トローラＲＡＭ５０である（第７Ａ−３図参照）。自動
スレッシュホールドコントローラＲＡＭ５０用のコーデ
ィングプログラムｒＡＴＨＣＴＬ、ｓ　ｒｃｌは本明細
書に添付した参考資料Ａに記載されている。

ＲＯＭ５０のピンＡ３における信号はｒＴＯＰＰ」と命
名され、高状態である場合に、等化器からのＯ＋パルス
がＶａｔｈ＋よりも高であるか又は〇−パルスがＶａｔ
ｈ−よりも低であるかのいずれかを示す（０＋及び０−
パルスは排他的である）。ＴＯＰＰ信号は、該ループに
対してエラーフィードバック制御を発生させる為に使用
される。通常の動作状態において、該コントロールルー
プは、電圧差を「トラックアウト」し、ＴＯＰＰをＯＶ
と５■との間で行ったり来たりさせる。

自動スレッシュホールドコン１−ローラＲＡＭ５０に接
続された３個のクワリファイア−即ち資格付与信号があ
る。第１の資格付与信号は、中心推定ＲＯＭ５２　（第
７Ａ−７図参照）によって与えられ且つＯ十及びＯ−フ
ィルタからのスライス出力である。この信号は、　　ｒ
ＴＯＰＰＭ’Ｊ　　（ｔｏｐｐ。

５ｉｔｉｖｅ　ａｎｄ　ｍ１ｎｕｓの略）と命名され、
高状態にある場合に、ＴＯＰＰ呂力が「有効な」パルス
、即ちノイズによって発生されたものではないパルスに
起因するものであることを示す。このｒＴＯＰＰＭＪ信
号は、又、入力信号が変調を持っていない場合、即ち入
力ストリーム内に二進１が埋め込まれている場合を示す
。この場合に、二進１の期間の間、Ｖａｔｈ十及びＶ　
ａ　ｔ　ｈ−は以前の値を維持し、その結果制御電圧に
おけるリップルをより少なくさせている。

ＲＯＭ５０への第２の資格付与入力は、適応等化器によ
って与えられ且つｒＡＥＱＷＤＷＪとして識別される。

この資格付与信号は、自動スレッシュホールド回路が、
適応等化器と同一の入力信号セグメントで動作すること
を可能としている。

ＲＯＭ５０への第３の入力は、以下に説明する如く、フ
レーム同期器／ロック検知器からの信号であり、ｒＢｓ
ＬＯＴｓＪとして識別される。この信号は、Ｂ１及び８
２チヤンネル内の最後のｒＢＪ　ビットの後のビットに
対する２番目のｒＢ」ビットから自動スレッシュホール
ド回路をイネーブルさせる。ＢＳＬＯＴＳ入力の機能は
、自動スレッシュホールド回路が、バス競合に起因する
歪を有することのあるその他のビットに応答することを
防止することである。

ＲＯＭ５０のピンＡ７に印加される信号ｒＡＥＱＳＰＤ
Ｊは、フレーム同期器／ロック検知器から派生され、そ
れは該資格付与信号をイネーブル／ディスエーブルさせ
る為にフレーム−イン−ロック＋８個の付加的なフレー
ムを使用した後に高状態にセットされる。ＡＥＱＳＰＤ
が低状態にセットされると、ＴＯＰＰ出力はＴＯＰＰＭ
のみで資格付与され、従ってＶａｔｈ十及びＶ　ａｔｈ
−は最大速度でランプアップする。信号ＡＳＱＳＰＤが
高状態にセットされた後に、ＴＯＰＰはＴＯＰＰＭ。

ＡＷＱＷＤＷ及びＢＳＬＯＴＳで資格付与され、従って
自動スレッシュホールド回路の動作は不要な入力欠陥を
拒否する為にＢチャンネル内にビット期間の一部に制限
される。部品５４，５６．５８（第７Ａ−３図参照）は
、コントロールループ用のエラー積分器を形成する。Ｔ
ＯＰＰ信号によてアップ／ダウン制御されるエラー積分
器は、該資格付与信号によって画定される期間の間イネ
ーブルされる。ウィンドウ開口の期間中、積分器カウン
タは、入力信号がＶａｔｈ十未満である場合にカウント
アツプするか、又は入力信号がＶａｔｈ＋を越えている
場合にカウントダウンするかのいずれかを行なう。Ｖ　
ａｔｈ−に対しては、そのことと逆のことが言える。

ＲＯＭ５０のピンＤ３において印加され且つ中心推定Ｒ
ＯＭ５２から派生される信号ＴＯＰＰは、スライス０＋
フイルタ出力である。この信号は、〇−人カパルスに対
して出力が無いことを除いては、ＴＯＰＰＭと同様であ
る。ＴＯＰＰ信号の上昇端の間、積分器出力は、以下に
説明するシグマ／デルタ変調器へ転送される。

部品６０，６２．６４　（第７Ａ−４図参照）から構成
されるシグマ／デルタ変調器は、積分器５４．５６．５
８からの二進出力を、７．６８ＭＨｚサンプリング周波
数を持った１ビツトパルス密度変調ＰＤＭ信号へ変換さ
せる。−この変調器は、従来の６ビツトデジタル／アナ
ログ変換器（ＤＡＣ）と機能的に等価である。この変調
器の出力は、加算回路６０の「キャリイ」ピン、即ちＣ
４において得られる。次いで、その出力は、部品４８（
ピンＬＤ）を介してパイプライン処理され且つ部品４８
のピンＩＱにおいて接続され６．８に抵抗４７及び６，
８００ｐＦコンデンサ４９から構成されるＲＣｒＴＪ回
路網の後にＤＣ制御電圧へ変換される。ＲＣ時定数は、
約４ビツト期間である２ｏマイクロ秒に設定される。

以下に詳細に説明する如く、ｒｉｎｆｏ　　ｄｅｃｏｄ
ｅｒｓＪから派生される信号ｒＢｒＯＪは、入力がＩＮ
Ｆ○　０に等し時に低状態となる。ＴＮＦ○　０が検知
されると、Ｖａｔｈ＋　（Ｖａｔｈ−に付いても同じで
あるが、方向が反対である）は最小電圧レベル、即ち最
高感度、へ向けてランプダウンされる。

第７Ａ−６図に示した如く、部品６６．６８゜７０．７
２から構成される０＋フイルタブロツク、及び部品７４
，７６．７８，８０がら構成される０−フィルタブロッ
クは同一である。各フィルタブロックは、２個の１ビツ
ト幅移動平均フィルタ（５及び１５サンプリング点）か
ら構成されており、従って４個のフィルタがある。フィ
ルタアルゴリズムは、特定したウィンドウ（窓）期間内
の１及びＯの数を加算する。１の数が０の数よりも大き
い場合には、該フィルタは「１」を出力する。

その反対である場合には、該フィルタはｒＯＪを出力す
る。コーディングアルゴリズムｒＦＴＦＪの詳細は１本
明細書に添付した参考資料Ｂに記載されている。１５点
フィルタの実施は５点フィルタとは多少異なっており、
１５点フィルタはコストの為に直接的デコーディングの
変わりにカウンタを使用している。

該５点フィルタは、信号検知、即ち復調、の為に使用さ
れる。０＋フイルタ出力は部品７ｏのピンＤＯにおいて
得られ、一方〇−出力は部品７８のピンＤＯにおいて得
られる。これら２つの出力は、部品８２をパイプライン
処理された後に、ＰＲＯＭ８４へ供給される（第７Ａ−
７図参照）。

ＰＲＯＭ８４もフィルタ７２及び８０の１５点出力から
入力を受け取る。セレクトピン、即ちＰＲＯＭ　８４の
ピンＡ４は、ＰＲＯＭ８４の出力に対し５点対か又は１
５点対かのいずれかを選択する。

この実施例において、セレクト入力は、５点フィルタ出
力が常に選択される様にＶｃｃへ接続されている。ＰＲ
ＯＭ８４からのｒＲＸ−ＰＯＬＪ出力は、５点フィルタ
＋フィルタ出力と同一であり、即ち高状態であれば、入
力＝Ｏ十であり、一方低状態であれば、入力＝Ｏ−であ
る。ｒＲＸ−ＤＡＴＡＪ出力は、５点０＋及び０−フィ
ルタ出力の論理ｒｏＲＪであり、高状態であれば、入力
はＯ＋又は０−と等しく、一方低状態であれば、入力は
二進１に等しい。ＰＲＯＭ８４用のコーディングプログ
ラムｒＦＡｓＥＬＪは本明細書に添付した参考資料Ｃに
記載しである。

該１５点フィルタは、以下に説明するセンターエスティ
メイター即ち中心推定器用のフロントエンド回路即ち前
端回路として機能する。上述した自動スレッシュホール
ド部分に供給されるＴＯＰＰ信号及びＴＯＰＰＭ信号は
、Ｏ十及びＯ−フィルタから派生され、１の数が１５点
ウィンドウ内において１２個以上であると、出力は１に
セットされる。

上述した如く、コンパレータの前端層は、ピーク検知器
回路によって決定されるスレッシュホールド、典型的に
は受け取った信号ピークの半分において信号をスライス
する。システムは、典型的にラインレートｆｂの何倍も
大きなレートｆｓでサンプルされる。夫々、シフトレジ
スタ６６．６８゜７４．７６を使用して、該フィルタ回
路へ適切な位相で非同期極性パルスＰ及びＮが供給され
る。

トップ／ボトム自己停止モードで接続されているアップ
−ダウンカウンタ７２及び８０によって積分が行なわれ
る。回路７０及び７８は、レジスタ長さによって与えら
れる時間長さに対するパルスの存在に基づいて積分器制
御信号を発生する。中心推定器ＲＯＭ５２は、区別論理
＋検知器回路を有している。上述した如く、状態遷移は
、参考資料Ｃ内に記載したＦＡＳＥＬプログラムリステ
ィングによって与えられる。

尚、上述した中心推定器は、ウオン　ヒー及びニーサス
　ガイニアの発明になり本願出願人に譲渡されている本
願と同時に出願される特許出願において更に詳細に説明
されている。

第７Ｂ−５図を参照すると、コントロールＲ○Ｍ８６は
、以下に説明するＰＬＬタイミング回復回路とロックし
ている。等化器コントローラＲ○Ｍ８６に対するプログ
ラムコーディングであるｒＡＥＱＣＴＬ、ｓ　ｒｃｌは
本明細書に添付した参考資料りに記載されている。自動
スレッシュホールド回路は、安定化させるべきであり、
即ち部品３４のスライスレベルは等化器出力のピークを
トラックする。ｒＤＣＣ−ＯＵＴＪ信号は、エラー積分
器カウンタ８８，９０，９２のアップ／ダウンを制御す
る（第７Ｂ−１図参照）。ＤＣＣ−ＯＵ　Ｔ　（ｄｉｇ
ｉｔａｌ−ｃｏｎｔｒｏｌｌｅｄ−ｃｌｏｃｋ　ｏｕｔ
ｐｕｔ）も、部品８５のピンＱＤにおいて得られるＰＬ
Ｌ又はＰＬＬクロックからのタイミング復帰クロックと
等しく、低状態から高状態への遷移は、入力が等化を必
要としない、例えばＴＥとＮＴとの間の接続が短い場合
に、ｒＴＯＰＰＪ信号の中心へ正常に整合される。

ｒＴＡＮＤＪ信号が高状態にある場合に、カウンタ８８
，９０，９２はイネーブルされる。この信号は、ＴＯＰ
Ｐ信号及びＴＯＰＰＭ信号をＡＮＤ処理することによっ
て得られる。自動スレッシュホールド回路がセトル即ち
安定化されていないと、該カウンタヘパスされるアップ
又はダウンカウントが存在しない様にＴＡＮＤ信号は出
力を持たないか又は完全な出力を持つ。出力がない場合
、該カウンタはイネーブルされない。完全な出力の場合
、ＤＣＣ−ＯｔＪＴ信号はイネーブルウィンドウＴＡＮ
ＤＴに関して中心位置決めされるので、アップカウント
はダウンカウントと等しい。換言すると、適応等化器は
、スレッシュホールドがセトラされていない即ち安定化
されていない場合に自動的にディスエーブルされる。

ＲＸ入力が良好に等化されると、ＴＯＰＰ信号がＰＬＬ
クロック上昇端で中心位置決めし、従ってアップカウン
トがダウンカウントと等しくなり、且つ何等ステップ変
化が部品１９ヘパスされることはない（第７Ａ−１図参
照）。

カウンタ８８，９０．９２は二重速度（８又は１２ビツ
ト）エラー積分器を形成する。該積分器は、ＩＮＦＯ０
信号に起因するリセットの後に該回路が信号の受け取り
を開始する場合には高トラッキング速度であり、「フレ
ーム　イン−ロック」＋８個の良好フレームの後には低
トラッキング速度である。この選択は、フレーム同期器
／ロック検知器から派生されるｒＡＥＱＳＰＤ、＋信号
によって制御される。低速度モードの期間中、ＡＥＱＷ
ＤＷ信号及びＢＳＬＯＴＳ信号がイネーブルされる。Ａ
ＥＱＷＤＥ信号は部品８６のピンＡＯにおいて得られ（
第７Ｂ−５図参照）且つＰＬＬクロックから派生され、
ウィンドウの幅がビット期間の２５％に等しく、ＰＬＬ
クロック上昇端において中心位置決めされる。ＢＳＬＯ
ＴＳ信号は部品８６のピンＡ４において得られる。

ＲＸ入力がＩＮＦＯＯと等しい、即ちＢＩＯ信号が低状
態であると、等化器はフラット利得、即ち等化処理無し
、にリセットされる。ＮＴ固定タイミングモードにおけ
る場合、等化器がディスエーブルされ、即ち等化処理は
ない。部品９４はステップアップデートＤラッチであり
、それはＴＯＰＰ信号の低から高への遷移の後にクロッ
ク動作され、従ってステップ変化の間の部品１９の注入
電荷に起因する等化器出力における歪が０＋ビツトセル
の中心に強制される。そうでなければ、検知エラーが発
生される。

本回路の商（ｑｕｏｔｉｅｎｔ）アルゴリズムデジタル
フェーズロックループ部分は、入力として、タイミング
信号ストローブ及びＢＩ○信号を受け取る。

ホールドゴーゲート動作を有する二進位相検知器は、１
ボー（ｂａｕｄ）へサイクル動作するカウンタをラッチ
する為にストローブ（Ｆストローブ）の機能を使用する
ことによって実現される。Ｆストロ−ブは、ストローブ
無し条件に対する補正を回避する制御マシン９６（第７
Ｂ−４図参照）によって処理される。部品９８及び１０
０はストローブ無しタイムアウト回路である。

速度値は、飽和（双方向）速度カウンタ１０２上で計算
され且つＢＩ○信号によってイネーブルされる１ボ一期
間上のストローブによってトリガーされるときにのみ変
化される。速度がＲＯＭ９６へ入力されて、デジタル制
御クロックＤＣＣを供給する為に高速又は低速でホール
ド／ゴー信号を発生する。この速度値はＦストローブモ
ニター内に供給され、該モニターはデジタル制御クロッ
クに対してゲート動作信号を形成し、該速度に依存して
ｒｘＪ回に渡って増分位相を実行することを可能とする
。

第７Ｂ−２図を参照すると、デジタル制御クロック１０
４及びラッチ１０６は、商デジタル制御クロック及び出
力Ｑ、を得、該出力は５ＣＬＫ信号をゲート動作してＲ
ＣＬＯＣＫとさせる。ＲＣＬＯＣＫ信号は分割器１０９
，１１０によって分割されて（第７Ｂ−３図参照）、最
大桁ビットを使用する二進位相検知器及び位相エラーの
大きさコンパレータを使用する位相範囲検知器ＲＰＤに
対してボー間隔（ボーレート回復クロック）上の位相位
置を量化する。上述した如く、ＲＯＭ９６（ｒＰＬＬＣ
ＴＬ、ｓ　ｒｃＪ　）１１２　（ｒＢＲＰＤ、ｓ　ｒｃ
Ｊ　）、ＲＯＭ９８　（ｒＮＯ８ＴＢ、５ｒｃＪ）及び
ＲＯＭｌ０４　（ｒＤＣＣ，ｓ　ｒｃＪ　）内のシーケ
ンシャルマシン用のソフトウェア発生状態は、本明細書
に添付した参考資料Ｅ、Ｆ、Ｇ。

Ｈに夫々記載されている。

ＰＬＬに対する７個の連続する消失した同期ストローブ
が検知されると、本回路のこの部分において使用される
ストローブ無しデコーダ９８，１ｏＯはフェーズロック
ループ利得を増加させる。

そうでなければ、過剰な周波数オフセットを持って、Ｐ
ＰＬが入力をトラックすることは可能ではない。極端な
場合は、Ｂ、Ｄ、ＳＤチャンネルにおいてマーク無しの
１ｎｆｏ　　３又は４である。

上述した商アルゴリズムデジタルフェーズロックループ
は、ウオン　ヒー及びニーサス　ガイニアの発明になり
本願出願人に譲渡されている本願と同時に出願される別
の特許出願において更に詳細に説明されている。

受け取りデータサンプラー及びクロックスイッチング論
理は、ＲＯＭ１１４及び１１６を使用し、ｒ　Ｓ　ＣＬ
　Ｋ　Ｐ　、　ｓ　ｒ　ｃ　Ｊ及びｒＳＣＰＤＥＣ，５
ｒｃＪのコーディングアルゴリズムは本明細書に添付し
た参考資料工及びＪに示されている。

ＴＥモードにおいて、第１サンプラークロツク、即ち部
品１１８のピンＬＤ及びＣＫ（第７Ｂ−５図参照）は、
ＰＬＬクロックの後に０．５パイプライン遅れを経験す
る。従って、フィルタ出力における［信号口（Ｓｉ　ｇ
ｎａ　Ｉ　　Ｅｙｅ）Ｊは最大ｒＥｙｅＪ開口でサンプ
ルされる。２番目のサンプラクロック、即ち部品１２０
のピンＬＤ及びＣＫ（第７Ｂ−６図参照）は、ＰＬＬク
ロックの後に１パイプライン遅れを経験し、データが第
３サンプラヘパスされることを可能とさせる。この第３
サンプラクロツク、即ち部品１２２のピンＣＫは、ＰＬ
Ｌクロックの後に４．５パイプライン遅れを経験する。

このクロックもＴＸビットクロック用に使用されるので
、遅れセクション、即ち部品１２４におけるタップ点は
、ＴＸゼロ交差点をＲＸゼロ交差点へ整合させることを
可能とさせる。３−４％のオフセット、即ちＴＸのゼロ
交差点がＲＸ交差点に遅れること、が推奨される。

ＮＴ適応タイミングモードにおいて、第１のサンプラク
ロック、即ち部品１１８のピンＬＤ及びＣＫ、はＰＬＬ
クロックの後に０．５パイプライン遅れを経験する。従
って、フィルタ出力端におけるｒｓｉｇｎａｌ　　Ｅｙ
ｅＪは最大開口でサンプルされる。２番目のサンプラク
ロック、即ち部品１２０のピンＬＤ及びＣＫは、ＴＸピ
ットクロックに同期した周波数で自由走行カウンタがら
派生される。ＰＬＬが非ロツク状態であると、該カウン
タは、ＰＬＬクロックの上昇端の後２ｏパイプライン遅
れ（１ビット期間の半分）に等しい上昇端を持ったＰＬ
Ｌクロックに対して位相同期さレル。ＰＬＬがロック状
態にあると、ＰＬＬへの同期リンクが破壊され且つ該カ
ウンタが自由走行状態のままとされ且つ周波数はＴＸビ
ットクロックと同期される。従って、それは、第１のサ
ンプラ１１８に対する信号工の最大開口でサンプルする
。３番目のサンプラはクロック１２２である。

従って、受け取ったデータ出力は、該トランスミッタ即
ち送信機と同一のタイミングを持っている。

ＮＴ固定タイミングモードにおいて、第１のサンプラク
ロック１１８は、固定タイミングクロック、即ち部品１
１４のピンＡ２．即ちＴＸビットクロックに対し固定し
た関係、の後に０．５パイプライン遅れを持っている。

第２サンプラクロツク１２０は、固定タイミングクロッ
クの後に１パイプライン遅れを経験しデータを第３サン
プラヘパスすることを可能とさせる。第３サンプラクロ
ツク１２２は、ＴＸビットクロックへ接続されており、
従って受け取りデータ出力は送信機と同一のタイミング
を持っている。

第７０−１図及び第７０−２図を参照すると、部品１２
８，１３０．１３２，１３４は、フレームトリガーパル
スデコーダを形成している。

第７０−３図乃至第７Ｃ−４図に示した如く、部品１３
６，１３８，１４０．１４２，１４４゜１４６はフレー
ム同期器／ロック検知器を形成する。３個の連続する良
好なフレーム十ＰＬＬインロック（ｉｎＬｏｃｋ）はフ
レームインロック（ｆｒａｍｅ　１ｎ−Ｌｏｃｋ）と等
しい。３個の連続するＢＡＤ　（不良）フレームは、フ
レームアウトオブロック（ｆｒａｍｅ　。

ｕｔ−ｏｆ−Ｌｏｃｋ）と等しい。入力がＩＮＦＯＯと
等しいと（ＢＩＯ＝低状態）、該フレームはアウトオブ
ロック即ち非ロツク状態である。ＲｘビットＩＤ出力は
以下の通りである。

８１チャンネル：Ｂ（部品１４０のピンＤ１）＝高 Ｆ８（部品１４０のピンＤ４） ＝高 ８２チヤンネル二Ｂ（部品１４０のピンＤｉ）＝高 Ｆ８（部品１４０（７）ピンＤ４） ＝低 ８２チャンネル：８２（部品１４０のピンＤｏ）＝高 Ｄチャンネル：　以下の如くにデコードＳＦチャンネル
二以下の如くにデコード注意：Ｆ８も半フレームタイミ
ングを供給ＦＲＯＭ１４０　（第７０−３図参照）も、
ＴＥモードでＭクロックを発生する為にＭビット（スー
パーフレーム）の極性をデコードする。

第７０−１図、第７０−２図、第７０−３図を参照する
と、部品１４６，１４８，１５６，１５８が結合してＩ
ＮＦＯデコーダを形成する。ＩＮＦＯ認識基準は以下の
如くである。

ＩＮＦＯＯ：６４データビツトに対してｏ＋又は０−パ
ルスが無い場合、Ｂ Ｉ　Ｏ（Ｂａｒ　Ｉｎｆｏ　Ｏ）はフレーム境界におい
て低となる。

ＩＮＦＯＬ：ＮＴモード。８個の連続的なｒｏｏ１１ｘ
ｘｘｘＪフレーム を受け取り、「ｘ」はＯ又は１ のいずれかを表しており、２っ の連続するＯは極性が反対で且 つ８フレームを介して一致して いなければならない。

ＩＮＦＯＡＮＹ：　　　２個の反対の「ｏ」パルス（ｒ
ｏ＋、Ｏ−Ｊ又はｒｏ−、。

＋」）ノ後にＩＮＦＯＡＮＹ を回路が検知。その他のＩＮＦ Ｏタイプを明確に認識すること が可能である場合には、検知器 はその変わりに実際のＩＮＦＯ タイプをフラッグする。通常。

ＩＮＦＯＡＮＹは、フレーム 形成回路がインロック即ちフレ ーミング喪失か又はロック前で ある場合に、Ｉ２．Ｉ３．Ｉ４ を受け取ることを表している。

ＩＮＦＯ３：ＮＴモード、フレームイン口・・ツク。

ＩＮＦＯ２：ＴＥモード、フレームインロック、ｒＡ」
ビット−二進０　（０ ＋又はＯ−）。

ＩＮＦＯ４：ＴＥモード、フレームインロック、「Ａ」
ビット＝二進１゜ Ｄチャンネルアクセス／Ｅチャンネル論理回路は１部品
１６０，１６２，１６４，１６６．１６８．１７０，１
７２，１７４，１７６．１７８によって形成される（第
７０−５図、第７Ｃ−６図、第７０−７図参照）。部品
１６０及び１６２はＤ／Ｅ／ＳＦ伝送−データデコーダ
である。部品１６２のピンＤ３及びＤ２は、「Ｃ」カウ
ンタ１６４を制御するＥビット出力を供給する。部品１
６０のピン３Ｑはパイプライン型Ｅビット出力であり、
それはＮＴモードでＥビットデータを該送信機へ伝送す
る為の部品１７６をドライブする。部品１６０のピン５
Ｑは、ＮＴモードのみ用のスーパーフレーム伝送データ
出力である。ＴＥモードにおいて、このピンは、ＮＴ出
力からの反転したＦＡ／ＮビットをデコードしてＭクロ
ックの発生に資格付与を与える。部品１６４及び１６６
は、「Ｃ」カウンタを形成し、Ｄチャンネルが使用可能
である場合には部品１６６のピンＤ１は高状態、即ち「
Ｃ」カウントは現在の優先度レベル以上である。クラス
信号及び優先度信号の両方がこのカウンタへの入力であ
る。該回路は、そのフレームがアウトオブロック即ち非
ロツク状態であるとディスエーブルされる。部品１６８
，１７０，１７２．１７４が結合してＤチャンネルフラ
ッグデコーダを形成する。ＬＳＴＤ信号即ち部品１７４
のピンＩＱ上のローカル送信機からの最後に伝送された
Ｄビットが、エラーフラッグ発生の為に１部品１７６へ
供給される。このフラッグが真であると判別されると、
Ｄチャンネルアクセスは直ぐに終了され、即ち部品１７
６のピンＡ１上のＤＡＣＴ信号は低状態となる。該送信
機は、その後に、送信機データ入力の状態に拘らず、Ｄ
チャンネル内に二進１を送る。データを要求するための
外部世界に対して最早ＤＳＨＴ　（Ｄチャンネルデータ
シフト／イネーブル）パルスは存在しない。優先度は元
の値、即ち高優先度に維持される。

部品１７４のピン２ＱにおけるＨＤＬＣ閉止フラッグＣ
ＦＬＧは、Ｄチャンネル内にｒｏ　１１１１１１０　　
Ｄ、、、、、、Ｄ　　０ＩＩＩＩＩＩＯＪを伝送した後
に高状態となる。尚、［Ｄ、、、　、。

、ＤＪ　＝ＨＤＬＣフラッグ以外の任意のデータパター
ンである。７個の連続する１のパターンがｒＤ、、、、
　１、ＤＪシーケンス内に埋め込まれている場合、７個
の１のパターンの後のフラッグｒｏ１１１１１１０Ｊは
オープニングフラッグ即ち開始フラッグであると考えら
れる。７個の１のパターンが無い場合、このシーケンス
はクロージングフラッグ即ち閉止フラッグである。次の
「０１．１１１１１０Ｊ、即ち伝送メツセージの始めか
ら開始する第３フラツグは、実際の閉止フラッグとなる
。注意すべきことであるが、２つのフラッグの間の「０
」は、２つのフラッグによって共用することが可能であ
り、即ちｒｏ１１１１’ｌｌ。

１１１１１１０」は開始フラッグ及び閉止フラッグを有
している。閉止フラッグの後に、Ｄチャンネルは不活性
化されると考えられる。優先度が低優先度に設定される
ことを除いて、本回路は、Ｄ＜＞Ｅエラーフラッグによ
って発生される不活性化と同一の態様で機能する。

Ｄチャンネル伝送データが８個の連続する１であると、
部品１７４のピン３Ｑにおける「Ｃ８」信号は高状態と
なる。このフラッグの後に、Ｄチャンネルアクセスが不
活性化される。このことは、優先度変化がないことを除
いて、閉止フラッグに類似している。

外部マイクロコントローラへ接続されている部品１７６
のピンＡ８におけるＤチャンネル要求入力ＤＲＥＧは、
Ｔ　Ｅ　′ｈ＜　Ｄチャンネルをアクセスすることを欲
する場合に、高状態となる。部品１７６のピンＡ５が高
状態となると、即ちＤチャンネルが使用可能であり、且
つＤＲＥＧが高状態であると、ＤＡＣＴが高状態であり
、Ｄチャンネルが活性化されることを示す。エラーフラ
ッグのいずれか（Ｅ＜＞Ｄ、ＣＦＬＧ、Ｃ８）が検知さ
れると、ＤＡＣＴが低状態となり、Ｄチャンネルが不活
性化されることを示す。不活性化がＣＦＬＧに起因する
場合、部品１７８のピン５Ｑにおける優先度出力は高状
態（低優先度）である。活性化の期間中にフレームがア
ウトオブロック即ち非ロツク状態であると、その他のフ
ラッグによって発生されるのと同一の態様で、Ｄチャン
ネルアクセスは直ぐに終了される。その実現は、Ｃカウ
ンタを包含するＤチャンネル回路をそのパワーアップ状
態ヘリセットさせることによって達成される。換言する
と、フレーム同期器がインロック即ちロック状態にある
場合にのみＤチャンネルアクセスは可能である。

第７Ｄ−２図を参照すると、活性化／不活性化論理が部
品１８０，１８２，１８４，１８６，１８８．１９０に
よって構成されている。ＲＯＭ１８０．１８２，１８４
用のコーディングアルゴリズムｒＡＤＬＧＣ，ｓ　ｒｃ
Ｊは本明細書に添付した参考資料Ｋに記載しである。参
考資料りは、ＡＲ（Ａｃｔｉｖａｔｉｏｎ　Ｒｅｑｕｅ
ｓｔ）、Ｄ　Ｒ（Ｄｅａｃｔｉｖａｔｉｏｎ　Ｒｅｑｕ
ｅｓｔ）及びＴ３１ＸＰ　（タイマー３／１満了）用の
外部アップ及び入力ラッチ回路用の推奨するサブルーチ
ンを示している。注意すべきことであるが、工１２４は
ＩＮＦＯｌ　（ＮＴ）又はＩＮＦＯ２／４　（ＴＥ）の
受け取りを表している。この信号は、活性化了承の為に
ワイヤを介して外部マイクロプロセサへ送給される。

部品１９２及び１９４（第７Ｄ−５図参照）は、スーパ
ーフレームシーケンス、即ちＮＴモードにおけるモジュ
ロ＝２０、ＴＥモードにおける５、を派生させる為のフ
レームカウンタを形成する。

部品１９６及び１９８（第７Ｄ−４図参照）は、スーパ
ーフレームカウンタコントローラを形成する。ＴＥモー
ドにおいて、カウンタ１９２，１９４は、上述したフレ
ームトリガーデコーダからのＳ　Ｆ　Ｔ　（Ｓｕｐｅｒ
ｆｒａｍｅ　Ｔｒｉｇｇｅｒ）信号に同期される。

３個の連続するＳＦＴ以上の場合、本回路はインロック
即ちロック状態を取り、即ちＴＥスーパーフレームＴＸ
チャンネルはイネーブルされる。３個の連続するＳＦＴ
パルスが喪失していることが判別されるか又はＩＮＦＯ
ｏが検知されるか又はフレーム同期器がアウトオブロッ
ク即ち非ロツク状態である場合、本回路はアウトオブロ
ック即ち非ロツク状態を取る、即ちＴＥスーパーフレー
ムＴＸチャンネルがディスエーブルされる。ＮＴモード
において、カウンタ１９２，１９４は送信機に同期され
る。ＴＸがＩＮＦＯ４に等しい場合、スーパーフレーム
シーケンスが伝送される。

部品２００（第７Ｄ−５図参照）は、スーパーフレーム
イネーブル／ディスエーブル機能及びクロックスイッチ
ング機能を提供する１部品２００のピンＤ３は、ＴＸ＝
ＩＮＦＯ４である場合にＮＴモードにおいてＭクロック
ＳＦＭＣを発生する為に、カウンタ１９２，１９４の出
力から「１アウトオブ２０　（２０の内の１つ）」フレ
ームシーケンスを派生する。ＳＦＭＣ信号は、ＴＥモー
ドでフレーム同期器からその入力を受け取るべくスイッ
チされている（即ち、部品２００のピンＤ３は活性化さ
れていない）、ＮＴモードにおいて、Ｍクロックは、Ｍ
（ＳＬ）ビットをコード化させる為に伝送データプロセ
サ２０２へタイミング情報を供給する。

部品２００（７）ピンＤ１は、ＱりＯツ’７ＳＦＱＣを
発生する為にカウンタ１９２．１９４の出力端から「１
アウトオブ５（５の内の１つ）」フレームシーケンスを
派生する。ＮＴモードにおいて。

ＱクロックはＴＸ＝ＩＮＦＯ４である場合にイネーブル
される。ＴＥモードにおいて、スーパーフレームタイミ
ングがインロック即ちロック状態にある場合にＱクロッ
クがイネーブルされる。このクロックは２つの要素を供
給する。即ち、伝送データプロセサ２０２及びフレーム
同期器／ロック検知器２０４である（第７Ｄ−６図参照
）。第１の接続は、Ｆ　ａ　／　Ｎ　（Ｉ　Ｎ　Ｆ　Ｏ
４）又はＦ　ａ　／　Ｌ（ＩＮＦＯ３）ビットをコード
化する為に送信機へのタイミング情報を与える。第２接
続は、フレームロック回路２０４が、スーパーフレーム
期間中に、喪失フレームトリガーパルスに応答すること
を禁止する。

Ｓ２信号はＴＥモードにおけるデータ出力であり、且つ
ＲＸ−３２でＲＸＣ−ＤＴＡからデコードすることが可
能である。該信号は、又、ＮＴ送信機への８２データ入
力である。

第７Ｄ−５図及び第７Ｄ−６図を参照すると、伝送デー
タプロセサ／エンコーダは、部品２０６゜２０２．２０
８，２０４，２１０，２１２，２１４．２１６，２１８
によって形成される。部品２０２のピンＡ６における信
号ＴＸＤはＴＸ　　Ｂ／Ｄチャンネルデータ入力、１＝
０＋又は０−である。Ｂチャンネルデータ経路は、部品
２１８の夫々ピン２Ｑ及びＩＱにおける信号ＢＳＨＴ及
びＴＸＦ８によってイネーブルされる。チャンネルＢ１
は、ＴＸＦ８が高で且っＢＳＨＴが高の場合に選択され
、チャンネルＢ２は、ＴＸＦ８２が低でＢＳＨＴが高で
ある場合に選択される。ＴＸＦ８信号も半フレームタイ
ミングを与える。

ＴＥモードにおいて５Ｄチヤンネルデータ経路は、部品
２０２のピンＤ１におけるＤＳＨＴによてイネーブルさ
れる。Ｄチャンネルが活性化されない場合（ＤＡＣＴ＝
低）、ＤＳＨＴパルスは出力されず且つ伝送データは自
動的に二進１にセットされる。ＮＴモードにおいて、部
品２０２のピンＡ４におけるＤＲＸ信号及びＥビットＴ
Ｘデータ入力はＤチャンネルＲＸ出力端へ接続され且つ
部品２０２によってＴＸデータ経路内にマルチプレクサ
処理される。部品２０２のピンＡ７は、スーパーフレー
ムデータ入力を供給する（ＴＥモードのみ）。

ＮＴモードにおいて、該送信機は、最後のＬビット期間
を短絡する（３９カウント）か又は幅広（４１カウント
）とさせることによって、外部源（Ｕインターフェース
）へフレーム同期される。

ＴＥモードにおいて、該送信機は２ビツトオフセツトで
ＲＸフレームへフレーム同期される。

第７Ｄ−１図に示した如く、部品２２０及び２２２はＴ
Ｅ／ＮＴセレクトを供給する。ＮＴモードにおいて、レ
シーバ即ち受信機は非同期ＩＮＦ０１信号を受け取る為
に適応タイミングモード（ＴＥモードにおけるレシーバ
に類似）としてコンフィギュア即ち形態が構成される。

Ｉ　ＮＦＯ１を認識した後に、該レシーバは通常モード
へスイッチングにより復帰される。ＮＴ適応タイミング
モードにおいて、フレーミングの損失又はＩＮＦ○０の
受け取り後に起因して、ＮＴがＧ３状態からＧ２状態へ
変化すると、部品２２２のピン３Ｑは、ＰＬＬロック回
路をリセットする為の低移行パルスを発生し、従って第
２サンプリングクロツクの位相再推定乃至は評価を行な
わせる。

第７Ｅ−１図、第７Ｅ−２図、第７Ｅ−３図を参照する
と、ＮＴフレーム同期器は部品２２２゜２２４．２２６
，２２８，２３２，２３４，２３６によって形成される
。ＮＴ受け取りクロックＮＴＲＣＬＫ、部品２２４のピ
ンＱＣ１は１９２ＫＨｚであり且つ７．６８ＭＨｚを部
品２３２及び２３４中のモジュロ４ｏで分割することに
よって発生される。各ビット期間に対して、４０個の７
゜６８　Ｍ　Ｈｚクロックがある。部品２２４のピンＢ
におけるＮＴフレーム同期入力信号ＮＴＦＳＹＮは、送
信機のフレーミングを同期させる為に外部８ＫＨｚ同期
信号用に供給される。この入力端に信号が無い場合、部
品２３６のピン４９に供給される送信機フレームクロッ
クは、クリスタル周波数（７，６８ＭＨｚ）の約数（／
４０、ビット当たり４０クロック；及び７４８、フレー
ム当たりのビット）においてフリーランニング即ち自走
状態である。外部同期信号へこの入力端へ印加されると
、カウンタ２３２．２３４は、フレームタイミングが外
部入力端の圧端に周波数ロック状態とされる迄、各フレ
ームの最後のビットの期間中にカウントを加算するか又
は減算するかのいずれかを行なう。部品２３６のコーデ
ィングアルゴリズムは、連続的な反対の変化（例えば、
１つのフレームにおける３９と次のフレームにおける４
１）を許容することが無く、次の反対の変化の前にカウ
ンタは通常の状態（／４０）を介してステップ動作せね
ばならない。サンプラクロックプロセサ内において使用
されるカウンタ１１５，１１７（第７Ｂ図）も、ＮＴ適
応タイミングモードにおいて外部同期信号へ周波数ロッ
ク状態とされる。

このことは５部品２３６のピンＤ２と部品１１７のピン
ＥＮＰとの間を接続する信号ＢＣ３９４０によって達成
される。

第７Ｅ−２＠及び第７Ｅ−３図に示した如く、部品２３
８，２４０，２４２，２４４，２４６゜２４８によって
システムクロック発生器が形成されている。このクロッ
ク入力は、ＴＥモードにおいて１５．３６ＭＨｚクリス
タルであり、且つＵインターフェースからのＮＴモード
において１５゜３６ＭＨｚ外部入力である。部品２４８
のピンＱ。

Ｂにおける固定タイミングサンプリングクロック信号Ｆ
ＴＭＣＬＫは異なったＲＸサンプリングタイミング用の
その他のタップへ移動させることが可能であり、この接
続はＮＴ固定タイミングモードに影響を与えるのみであ
る。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例に基づいて構成された自動ス
レッシュホールド回路を示したブロック図、第２図は本
発明の１実施例に基づいて構成された適応等化器回路を
示したブロック図、第３図は本発明の１実施例に基づい
て構成された適応等化器の周波数応答特性を示したグラ
フ図、第４図は本発明の１実施例に基づいて構成された
適応等化器の群遅れを示したグラフ図、第５図は本発明
の１実施例に基づいて構成された適応等化器に関連する
波形を示したタイミング線図、第６Ａ図は短い（約０メ
ートル）伝送ケーブル用の本発明の１実施例に基づいて
構成した適応等化器の入力と出力との間の比較を示した
グラフ図、第６Ｂ図はより長い（約５００メートル）伝
送ケーブル用の本発明の１実施例に基づいて構成された
適応等化器の入力と出力との間の比較を示したグラフ図
、第７Ａ−１図乃至第７Ｅ−３図は一体に組み合わされ
て本発明の自動スレッシュホールド／適応等化器概念を
組み込んだレシーバを示した各部分概略図、である。 （符号の説明） ５０．５２：ＲＯＭ ６０：加算回路 ７２．８０：フィルタ ８４　：　ＦＲＯＭ ８８．９０，９２：カウンタ ９８．１００：デコーダ １０２：速度カウンタ １０４：デジタル制御クロック １０６：ラッチ １０８．１１０：分割器 １１４．１１６：ＲＯＭ １１８：第１サンプラクロツク １２０：第２サンプラクロツク １２２：第３サンプラクロツク １４０　：　ＦＲＯＭ １６４：カウンタ １９２．１９４：カウンタ ２０２：伝送データプロセサ ２０４：フレームロック回路 図面の浄書（内容に変更なし） ／’ｉｉ　　Ｘ　　＃リ　’ｊ’ｒ　Ｌ　ｅ　　ン　　
　ｔｄｓ＋ＴＯＦＩＧ、７Ｄ−６ −ｒｏ　’ｒｌ’ＭＮ、ＳＭＬ７ＴＥＲ心手続補正書防
犬 平成元年４月２１１日 特許庁長官　　吉　１）文　毅　殿 １、事件の表示　　　昭和６３年　特　許　願　第２５
７４６９号２、発明の名称　　　自動スレッシュホール
ド適応等化器３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付　　　昭和６４年１月６日（平成１
年１月３１日発送）

Claims (1)

1. 【特許請求の範囲】 １、信号レシーバが異なった振幅レベルで入力信号を検
   知することを可能とする自動スレッシュホールド回路に
   おいて、入力信号検知用のスライスレベルを正確に推定
   する全波ピーク検知手段、前記自動スレッシュホールド
   回路が変調無しで入力信号をトラックすることが無い様
   に前記ピーク検知手段に資格を与える手段、を有するこ
   とを特徴とする自動スレッシュホールド回路。 ２、特許請求の範囲第１項において、前記入力信号はフ
   ェーズロックループによってウィンドウ処理されて前記
   ピーク検知回路は前記入力信号に対してコピーラントで
   あり、本自動スレッシュホールド回路を前記ウィンドウ
   の外のノイズスパイク又は入力歪に対して影響されない
   様にしていることを特徴とする自動スレッシュホールド
   回路。 ３、信号レシーバが異なった振幅レベルで入力信号を検
   知することを可能とする自動スレッシュホールド回路に
   おいて、前記信号を所定のレベルでスライスするウィン
   ドウコンパレータ、スライスした入力信号を受け取り且
   つ前記スライスした入力信号の電圧レベルを表す出力を
   与える自動スレッシュホールドコントローラ、前記自動
   スレッシュホールドコントローラの出力を受け取り且つ
   対応する二進出力信号を受け取るデジタルループフィル
   タ、前記二進出力信号を所定のサンプリング周波数を持
   った単一ビットパルス密度変調信号へ変換する変換手段
   、を有することを特徴とする自動スレッシュホールド回
   路。 ４、特許請求の範囲第３項において、本自動スレッシュ
   ホールド回路が変調無しで入力信号をトラックすること
   がない様に前記自動スレッシヨホールドコントローラに
   資格を付与する手段を有することを特徴とする自動スレ
   ッシュホールド回路。 ５、特許請求の範囲第４項において、前記資格付与手段
   は前記コントローラへ第１資格付与信号を供給し、前記
   第１資格付与信号は０＋及び０−フィルタからのスライ
   ス出力であることを特徴とする自動スレッシュホールド
   回路。 ６、特許請求の範囲第５項において、前記資格付与手段
   が前記コントローラへ第２資格付与信号を与え、前記第
   ２資格付与信号は、本自動スレッシュホールド回路を前
   記レシーバ内に設けられている適応等化器と同一の入力
   信号で動作することを可能とさせることを特徴とする自
   動スレッシュホールド回路。 ７、特許請求の範囲第６項において、前記資格付与手段
   は前記コントローラへ第３資格付与信号を与え、前記第
   ３資格付与信号は本自動スレッシュホールド回路がバス
   競合に起因する歪を包含することのあるビットに本自動
   スレッシュホールド回路が応答することを防止すること
   を特徴とする自動スレッシュホールド回路。 ８、特許請求の範囲第３項において、前記デジタルルー
   プフィルタは１つを越えた速度で動作可能であることを
   特徴とする自動スレッシュホールド回路。 ９、特許請求の範囲第３項において、本自動スレッシュ
   ホールド回路によって与えられる自動スレッシュホール
   ドスライス信号は、エラーフィードバック信号を発生す
   る為に前記レシーバ内の適応等化器によって許容されて
   いることを特徴とする自動スレッシュホールド回路。 １０、特許請求の範囲第３項において、前記変換器手段
   はデジタルシグマ／デルタ変調器を有することを特徴と
   する自動スレッシュホールド回路。 １１、特許請求の範囲第１０項において、前記デジタル
   シグマ／デルタ変調器から発生される自動スレッシュホ
   ールド制御電圧は、非臨界的時定数を持ったＲＣ回路に
   よってフィルタされることを特徴とする自動スレッシュ
   ホールド回路。 １２、入力信号伝送媒体内に導入した入力信号周波数及
   び位相歪を補償する適応等化器において、前記入力信号
   及びフィードバック信号に応答して選択した周波数の出
   力信号を発生する周波数選択手段、等化器出力を所定の
   レベルでスライスするコンパレータ手段、コンパレータ
   出力を受け取り且つ前記コンパレータ出力の電圧レベル
   を表すコントローラ出力を供給するコントローラ、前記
   コントローラ出力を受け取り且つ前記周波数選択手段へ
   のフィードバック信号として対応する二進信号を発生す
   るデジタルフィルタ手段、を有することを特徴とする適
   応等化器。 １３、特許請求の範囲第１２項において、前記デジタル
   フィルタ手段は１個を越える速度で動作可能であること
   を特徴とする適応等化器。