JPH01282873A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH01282873A JPH01282873A JP63111621A JP11162188A JPH01282873A JP H01282873 A JPH01282873 A JP H01282873A JP 63111621 A JP63111621 A JP 63111621A JP 11162188 A JP11162188 A JP 11162188A JP H01282873 A JPH01282873 A JP H01282873A
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- cells
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、浮遊ゲートと制御ゲートを有する書替え可能
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
なメモリセルを用いた不揮発性半導体メモリ装置に関す
る。
（従来の技術）
Ｅ２ＦＲＯＭの分野で、浮遊ゲートと制御ゲートを保つ
Ｍ ＯＳ Ｆ Ｅ Ｔ構造のメモリセルが広く知られて
いる。このＥ２ＰＲＯＭのメモリアレイは、互いに交差
する行線と列線の各交点にメモリセルを配置して構成さ
れる。実際のパターン上では、二つのメモリ、セルのド
レインを共通にして、ここに列線かコンタクトするよう
にしてセル占釘面積をできるだけ小さくしている。しか
しこれても、二つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。
Ｍ ＯＳ Ｆ Ｅ Ｔ構造のメモリセルが広く知られて
いる。このＥ２ＰＲＯＭのメモリアレイは、互いに交差
する行線と列線の各交点にメモリセルを配置して構成さ
れる。実際のパターン上では、二つのメモリ、セルのド
レインを共通にして、ここに列線かコンタクトするよう
にしてセル占釘面積をできるだけ小さくしている。しか
しこれても、二つのメモリセルの共通ドレイン毎に列線
とのコンタクト部を必要とし、このコンタクト部がセル
占有面積の大きい部分を占めている。
（発明が解決しようとする課題）
本発明は、セル面積の小さな高密度集積化に適した不揮
発性半導体メモリ装置を提供することを目的とする。
発性半導体メモリ装置を提供することを目的とする。
また本発明の他の目的は、非選択セルのしきい値が書込
み／消去の繰り返しに対して安定な不挿発性半導体メモ
リ装置を提供する事にある。
み／消去の繰り返しに対して安定な不挿発性半導体メモ
リ装置を提供する事にある。
［発明の構成］
（課題を解決するための手段）
本発明にかかるＥ２ＦＲＯＭは半導体基板１に浮遊ゲー
トと制御ゲートが積層され、浮遊ゲ・トと基板の間で電
荷のやりとりをして書込みおよび消去を行う書替え可能
なメモリセルが複数個ずつ直列接続されたＮＡＮＤセル
を（１１１成し、これか配列される。そして消去動作は
、メモリセルにドレイン側から順に書込む動作と一括消
去動作により構成される。
トと制御ゲートが積層され、浮遊ゲ・トと基板の間で電
荷のやりとりをして書込みおよび消去を行う書替え可能
なメモリセルが複数個ずつ直列接続されたＮＡＮＤセル
を（１１１成し、これか配列される。そして消去動作は
、メモリセルにドレイン側から順に書込む動作と一括消
去動作により構成される。
（作用）
本発明によって、ビット線のコンタクトの少ない高密度
のＥ２ＦＲＯＭが提供される。
のＥ２ＦＲＯＭが提供される。
そして、非選択セルのしきい値が書込み／消去を繰り返
すことによって高くなり、誤読出しが生じたり、選択セ
ルの書込みができなくなるといった事がなくなり、信頼
性の向上を図ることができる。
すことによって高くなり、誤読出しが生じたり、選択セ
ルの書込みができなくなるといった事がなくなり、信頼
性の向上を図ることができる。
（実施例）
第１図は、ＮＡＮＤ Ｅ２ＰＲＯＭの回路図、第２図
は動作タイミング図である。５ｖ単一電源で動作可能で
ある。
は動作タイミング図である。５ｖ単一電源で動作可能で
ある。
先ず、第３図を用いてＮＡＮＤセルの説明を行う。（ａ
）は平面図、（ｂ）はＡ−Ａ’断面図、（ｃ）はＢ−Ｂ
’断面図である。
）は平面図、（ｂ）はＡ−Ａ’断面図、（ｃ）はＢ−Ｂ
’断面図である。
Ｐ−型シリコン基板１の素子分離絶縁膜２て区画された
領域に、この実施例では８個のメモリセルＭｌ−Ｍ８ζ
２個の選択トランジスタＳｌ。
領域に、この実施例では８個のメモリセルＭｌ−Ｍ８ζ
２個の選択トランジスタＳｌ。
Ｓ３か形成されている。各メモリセルは、基板１上に熱
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコンにより浮遊ゲート４（４１〜４８）が形成さ
れ、この上に熱酸化膜からなる第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜により制御ゲート６ （６
＋〜６８）が形成されて構成されている。各メモリセル
の制御ゲート６ （６ｔ〜６８）はそれぞれワード線Ｗ
ＬＩ−ＷＬ８を構成している。メモリセルのソース、ド
レインとなる０＋型層９は隣接するもの同志で共用する
形で８個のメモリセルが直列接続されている。そしてこ
の実施例では、ドレイン側。
酸化膜からなる第１ゲート絶縁膜３を介して第１層多結
晶シリコンにより浮遊ゲート４（４１〜４８）が形成さ
れ、この上に熱酸化膜からなる第２ゲート絶縁膜５を介
して第２層多結晶シリコン膜により制御ゲート６ （６
＋〜６８）が形成されて構成されている。各メモリセル
の制御ゲート６ （６ｔ〜６８）はそれぞれワード線Ｗ
ＬＩ−ＷＬ８を構成している。メモリセルのソース、ド
レインとなる０＋型層９は隣接するもの同志で共用する
形で８個のメモリセルが直列接続されている。そしてこ
の実施例では、ドレイン側。
ソース側に選択トランジスタＳＬ、Ｓ３が接続されて１
つのＮＡＮＤセルを構成している。選択トランジスタＳ
ｌ、Ｓ３のゲート電極、４９及び６９．４１０及び６に
は、第１層、第２層多結晶シリコン膜を同時にパターニ
ングして得られ、Ｓｌ。
つのＮＡＮＤセルを構成している。選択トランジスタＳ
ｌ、Ｓ３のゲート電極、４９及び６９．４１０及び６に
は、第１層、第２層多結晶シリコン膜を同時にパターニ
ングして得られ、Ｓｌ。
Ｓ３の第１層、第２層多結晶シリコン膜間は、ワード線
方向の所定間隔でコンタクトしている。全体はＣＶＤ絶
縁腰７で覆われ、セルに対して選択トランジスタＳｌの
ドレインであるｎ＋型層にコンタクトするビット線であ
るＡ４配線８か配設されている。コンタクト部には、破
線で示したように更にｎ型不純物かドープされている。
方向の所定間隔でコンタクトしている。全体はＣＶＤ絶
縁腰７で覆われ、セルに対して選択トランジスタＳｌの
ドレインであるｎ＋型層にコンタクトするビット線であ
るＡ４配線８か配設されている。コンタクト部には、破
線で示したように更にｎ型不純物かドープされている。
この様な構成において、各メモリセルでの浮遊ケート４
と基板１間の結合容ＨＣ１は、浮遊ゲートと制御ゲート
６間の結合容ｆｉＶｃ２に比べて小さく設定されている
。即ちＣ１＜Ｃ２となっている。具体的には、浮遊ゲー
トおよび制御ゲートともにパターン幅が１μ偽、チャネ
ル幅が１μｍであり、また浮遊ゲート４はフィールド領
域上に両側１μｍずつ延在させている。第１ゲート絶縁
膜（Ｓ ｉ ０２ ）は例えば２００人、第２ゲート絶
縁膜（Ｓ ｉ ０２ ）は３５０人厚０熱酸化膜である
。
と基板１間の結合容ＨＣ１は、浮遊ゲートと制御ゲート
６間の結合容ｆｉＶｃ２に比べて小さく設定されている
。即ちＣ１＜Ｃ２となっている。具体的には、浮遊ゲー
トおよび制御ゲートともにパターン幅が１μ偽、チャネ
ル幅が１μｍであり、また浮遊ゲート４はフィールド領
域上に両側１μｍずつ延在させている。第１ゲート絶縁
膜（Ｓ ｉ ０２ ）は例えば２００人、第２ゲート絶
縁膜（Ｓ ｉ ０２ ）は３５０人厚０熱酸化膜である
。
また、ドレイン側の選択ゲートＳＬのチャネル長は、パ
ンチスルーを防ぐためのソース側の選択ゲー）Ｓ３のチ
ャネル長より長く設定した。
ンチスルーを防ぐためのソース側の選択ゲー）Ｓ３のチ
ャネル長より長く設定した。
また、接地電位が印加されるソース拡散層は、ワード線
方向に共通に設けられている。
方向に共通に設けられている。
第３図（ａ）から判る様に、このＮＡＮＤセルは、ビッ
ト線コンタクト、ソース拡散層を共宵しながらビット線
方向に折り返しつつ繰り返し配列されている。
ト線コンタクト、ソース拡散層を共宵しながらビット線
方向に折り返しつつ繰り返し配列されている。
第１図は一実施例の回路図を示している。図中、メモリ
セルＭｌ−Ｍ８及び選択ゲートＳＬ、Ｓ３で示されたの
が上述したＮＡＮＤセルの１単位である。同図は、ビッ
ト線ＢＬＩ−ＢＬ８に設けられた１６個のＮＡＮＤセル
を示している。
セルＭｌ−Ｍ８及び選択ゲートＳＬ、Ｓ３で示されたの
が上述したＮＡＮＤセルの１単位である。同図は、ビッ
ト線ＢＬＩ−ＢＬ８に設けられた１６個のＮＡＮＤセル
を示している。
各ワード線ＷＬＩ〜ＷＬ８ 、 ・・・及び選択ゲート
Ｓ１．・・・の制御線ＳＤ１．・・・は制御信号ＰＲＯ
で制御されるＤタイプのｎチャネル選択ＭＯ３）ランジ
スタを介してアレイ領域から導出されており、選択ゲー
トＳ３．・・・の制御線ＳＳＩ、・・・は直接導出され
ている。
Ｓ１．・・・の制御線ＳＤ１．・・・は制御信号ＰＲＯ
で制御されるＤタイプのｎチャネル選択ＭＯ３）ランジ
スタを介してアレイ領域から導出されており、選択ゲー
トＳ３．・・・の制御線ＳＳＩ、・・・は直接導出され
ている。
第２図は、ＮＡＮＤセルでの書き込みおよび消去の動作
を説明するための波形図である。ます、全てのメモリセ
ルＭ１〜Ｎ１８．・・・を−括して消去する。そのため
には、ビット線ＢＬＩ〜ＢＬ８゜・・・を“Ｌ°レベル
（例えばＯＶ） 、Ｊ択トランジスタ５１〜Ｓ４１．・
・・のゲートＳＤＩ、ＳＤ２． ・・・及びＳＳＩ、Ｓ
Ｓ２．・・・を゛Ｈ°レベル（例えば昇圧電位ｖｐｐ−
２０Ｖ） 、制御ゲートＷＬ１〜ＷＬ８を全て“Ｈ“レ
ベル（例えば２０■）とする。この場合、メモリセルＭ
ｌ−Ｍ８．・・・の制御ゲートと基板間に電界がか゛か
り、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ （Ｆ −Ｎ ）
トンネリンクニヨッテトンネル電流が生じ基板から
電子が浮遊ゲートに注入される。メモリセルＭｌ／Ｍ８
．・・・のしきい値はこれにより正方向に移動し、例え
ばしきい値２■の消去状態となる。基板電位は、消去、
書込み、読出しと共に例えばＯｖとする。
を説明するための波形図である。ます、全てのメモリセ
ルＭ１〜Ｎ１８．・・・を−括して消去する。そのため
には、ビット線ＢＬＩ〜ＢＬ８゜・・・を“Ｌ°レベル
（例えばＯＶ） 、Ｊ択トランジスタ５１〜Ｓ４１．・
・・のゲートＳＤＩ、ＳＤ２． ・・・及びＳＳＩ、Ｓ
Ｓ２．・・・を゛Ｈ°レベル（例えば昇圧電位ｖｐｐ−
２０Ｖ） 、制御ゲートＷＬ１〜ＷＬ８を全て“Ｈ“レ
ベル（例えば２０■）とする。この場合、メモリセルＭ
ｌ−Ｍ８．・・・の制御ゲートと基板間に電界がか゛か
り、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ （Ｆ −Ｎ ）
トンネリンクニヨッテトンネル電流が生じ基板から
電子が浮遊ゲートに注入される。メモリセルＭｌ／Ｍ８
．・・・のしきい値はこれにより正方向に移動し、例え
ばしきい値２■の消去状態となる。基板電位は、消去、
書込み、読出しと共に例えばＯｖとする。
次にＮＡＮＤセルへのデータ書込みを行う。メモリセル
Ｍ１〜Ｍ８に着目して説明する。この場合書込みは、ビ
ット線ＢＬから遠い方のメモリセルＭ８から順に行う。
Ｍ１〜Ｍ８に着目して説明する。この場合書込みは、ビ
ット線ＢＬから遠い方のメモリセルＭ８から順に行う。
次の説明から明らかなように、書込み動作時に選択メモ
リセルよりビット線ＢＬ側のメモリセルは消去モードに
なるためである。Ｍｌ−Ｍ８への書込みの間、選択トラ
ンジスタＳ３のゲートＳＳＩは“Ｌ′、例えばＯｖてよ
い。まず、メモリセルＭ ８への書込みは、選択トラン
ジスタＳｔのゲートＳＤＩおよび制御ゲートＷＬＩ−Ｗ
Ｌ７に、昇圧電位Ｖ ｐｐ十Ｖ ｔｈ （メモリセルの
消去状態のしきい値）以上の°Ｈ“レベル（例えば２３
Ｖ）を印加する。選択メモリセルＭ８の制御ゲートＷＬ
８は“Ｌ゛レベル例えばＯＶ）とする。このとき、ビッ
ト線ＢＬＩに“Ｈ″レベル与えるとこれは選択トランジ
スタＳｌおよびメモリセルＭｌ−Ｍ７のチャネルを通っ
てメモリセルＰｖ１８のドレインまで伝達され、メモリ
セルＭ ８では制御ゲートがＯＶでドレインが約２０Ｖ
であるためオフし、この結果浮遊ゲートの電子はＦ−Ｎ
）ンネリングによりｕ板側にトンネル電流で放出され、
しきい値が負方向に移動して、例えばしきい値−２Ｖの
状態“１”になる。このときメモリセル１〜Ｍ７では制
御ゲートと基板間に電界がかからず、消去状態を保つ。
リセルよりビット線ＢＬ側のメモリセルは消去モードに
なるためである。Ｍｌ−Ｍ８への書込みの間、選択トラ
ンジスタＳ３のゲートＳＳＩは“Ｌ′、例えばＯｖてよ
い。まず、メモリセルＭ ８への書込みは、選択トラン
ジスタＳｔのゲートＳＤＩおよび制御ゲートＷＬＩ−Ｗ
Ｌ７に、昇圧電位Ｖ ｐｐ十Ｖ ｔｈ （メモリセルの
消去状態のしきい値）以上の°Ｈ“レベル（例えば２３
Ｖ）を印加する。選択メモリセルＭ８の制御ゲートＷＬ
８は“Ｌ゛レベル例えばＯＶ）とする。このとき、ビッ
ト線ＢＬＩに“Ｈ″レベル与えるとこれは選択トランジ
スタＳｌおよびメモリセルＭｌ−Ｍ７のチャネルを通っ
てメモリセルＰｖ１８のドレインまで伝達され、メモリ
セルＭ ８では制御ゲートがＯＶでドレインが約２０Ｖ
であるためオフし、この結果浮遊ゲートの電子はＦ−Ｎ
）ンネリングによりｕ板側にトンネル電流で放出され、
しきい値が負方向に移動して、例えばしきい値−２Ｖの
状態“１”になる。このときメモリセル１〜Ｍ７では制
御ゲートと基板間に電界がかからず、消去状態を保つ。
“θ″書込の場合は、ビット線ＢＬＩに“Ｌ゛レベル与
える。このとき選択メモリセルＭ ８よりビット線ＢＬ
側にあるメモリセルＭ１〜〜１７では消去モードになる
が、二打、らは未だデータ書込みがなされていないので
問題ない。次に第２図に示すように、メモリセルＭ７の
書込みに移る。即ち選択ゲートＳｌは“Ｈｏ レベルと
し、制御ゲートｗＬ７を“Ｌ°レベルに落とす。このと
きビット線ＢＬＩに“Ｈ”レベルが与えられると、メモ
リセルＭ７て“１”書込みがなされる。以下同様に、メ
モリセルＭ６−Ｍｌに順次書込みを行う。セレクトケー
トＳ３はこの間、電流路を遮断する。
える。このとき選択メモリセルＭ ８よりビット線ＢＬ
側にあるメモリセルＭ１〜〜１７では消去モードになる
が、二打、らは未だデータ書込みがなされていないので
問題ない。次に第２図に示すように、メモリセルＭ７の
書込みに移る。即ち選択ゲートＳｌは“Ｈｏ レベルと
し、制御ゲートｗＬ７を“Ｌ°レベルに落とす。このと
きビット線ＢＬＩに“Ｈ”レベルが与えられると、メモ
リセルＭ７て“１”書込みがなされる。以下同様に、メ
モリセルＭ６−Ｍｌに順次書込みを行う。セレクトケー
トＳ３はこの間、電流路を遮断する。
セレクトゲートＳ１コントロールゲートＷＬＩ〜ＷＬ８
、およびビット線ＢＬＩのタイミング波形はＭ １〜Ｍ
８のメモリセルの一括消去とＭ８のメモリセルへの書込
みの間、Ｍ８とＭ７．Ｍ７とＭ６．・・・、Ｍ２とＭｌ
への書込みの間に、−度グラ、ンドレベル（−０Ｖ）に
落とすタイミングをとる。このときコントロールゲート
のレベルを°Ｈ。
、およびビット線ＢＬＩのタイミング波形はＭ １〜Ｍ
８のメモリセルの一括消去とＭ８のメモリセルへの書込
みの間、Ｍ８とＭ７．Ｍ７とＭ６．・・・、Ｍ２とＭｌ
への書込みの間に、−度グラ、ンドレベル（−０Ｖ）に
落とすタイミングをとる。このときコントロールゲート
のレベルを°Ｈ。
（例えば２３Ｖ）から°Ｌ” （例えばＯＶ）落とす前
にビット線のレベルをＨ’（例えば２０Ｖ）から“Ｌ’
（例えばＯＶ）に落としたとすると、メモリセルと
メモリセルの間のノードが２０Ｖの状態でフローティ、
ンダレベルのまま保持されることになる。このような高
電圧がそのまま保持されていると、誤書込みが生ずる恐
れがある。ビット線ＢＬＩのメモリセルＭｌ−！ｖ１８
への書込みの間、同じ制御ゲートＷＬＩ−ＷＬ８で制御
される他のビット線のメモリセルにもビット線電位を同
様に“Ｈ”又は“Ｌ”にすることにより書込むことがで
きる。
にビット線のレベルをＨ’（例えば２０Ｖ）から“Ｌ’
（例えばＯＶ）に落としたとすると、メモリセルと
メモリセルの間のノードが２０Ｖの状態でフローティ、
ンダレベルのまま保持されることになる。このような高
電圧がそのまま保持されていると、誤書込みが生ずる恐
れがある。ビット線ＢＬＩのメモリセルＭｌ−！ｖ１８
への書込みの間、同じ制御ゲートＷＬＩ−ＷＬ８で制御
される他のビット線のメモリセルにもビット線電位を同
様に“Ｈ”又は“Ｌ”にすることにより書込むことがで
きる。
読出し動作は、例えばメモリセルＭ７を読出す場合を例
にとると、ワード線ＷＬ７をＯＶ１他のワード線ＷＬＩ
〜ＷＬ６ 、ＷＬ８を５■、選択ゲートの制御線ＳＤ
Ｉ、ＳＳＩを５■にして非選択のメモリセルＭｌ 〜Ｍ
Ｂ 、 Ｍｌｔ 、選択ゲートＳＬ。
にとると、ワード線ＷＬ７をＯＶ１他のワード線ＷＬＩ
〜ＷＬ６ 、ＷＬ８を５■、選択ゲートの制御線ＳＤ
Ｉ、ＳＳＩを５■にして非選択のメモリセルＭｌ 〜Ｍ
Ｂ 、 Ｍｌｔ 、選択ゲートＳＬ。
Ｓ３をオンさせる。この状態で、メモリセルＭ７がオン
するか（“１°）またはオフのままが（“０”）を検出
する。
するか（“１°）またはオフのままが（“０”）を検出
する。
メモリチップ内部で電；ｔｉ、電圧を昇圧してデータ書
込み、消去のための高電圧Ｖｌｌ （Ｖｐｐ）を得る
ためには、例えば第４図（ａ）のような電圧昇圧回路を
用いる。この回路は、例えば５Ｖの電源電圧Ｖｃｅから
負荷ＭＯＳトランジスタＱＲを介してキャパシタＣｔに
蓄積した電荷を、第４図（ｂ）に示すようなりロック信
号φ１．φ２を用い、ＭＯＳトランジスタＱ１を介して
次のキャパシタＣ２に転送し、このキャパシタＣ２に蓄
積した電荷を次のＭＯＳトランジスタＱ２を介してキャ
パシタＣ３に転送する、という動作を順次繰り返すこと
により、出力端に高電圧ＶＨを得るものである。
込み、消去のための高電圧Ｖｌｌ （Ｖｐｐ）を得る
ためには、例えば第４図（ａ）のような電圧昇圧回路を
用いる。この回路は、例えば５Ｖの電源電圧Ｖｃｅから
負荷ＭＯＳトランジスタＱＲを介してキャパシタＣｔに
蓄積した電荷を、第４図（ｂ）に示すようなりロック信
号φ１．φ２を用い、ＭＯＳトランジスタＱ１を介して
次のキャパシタＣ２に転送し、このキャパシタＣ２に蓄
積した電荷を次のＭＯＳトランジスタＱ２を介してキャ
パシタＣ３に転送する、という動作を順次繰り返すこと
により、出力端に高電圧ＶＨを得るものである。
また上記実施例のソース側の選択ゲートＳ３を省いたり
書込み時に選択ゲートＳ３に数ボルトの電圧を与えるな
ど種々変更が可能である。
書込み時に選択ゲートＳ３に数ボルトの電圧を与えるな
ど種々変更が可能である。
以上の様なＮＡＮＤセルを用いたＥ２ＦＲＯＭには以下
の問題点かあり、これを説明する。
の問題点かあり、これを説明する。
いま、第１図におけるメモリセルＭ８を選択して、“１
”書き込み／消去を繰り返すとすると、書き込み／消去
の回数が多くなるに従って、選択されたセルＭ８の消去
後のしきい値はほぼ一定であるのに対し、他の非選択セ
ルＭ １〜Ｍ７の消去後のしきい値は高くなって行く。
”書き込み／消去を繰り返すとすると、書き込み／消去
の回数が多くなるに従って、選択されたセルＭ８の消去
後のしきい値はほぼ一定であるのに対し、他の非選択セ
ルＭ １〜Ｍ７の消去後のしきい値は高くなって行く。
こねは、非選択セルでは、消去モートのみ繰り返されて
いる小力１．原因する。これによって非選択セルのしき
い値か読み出し時に非選択セルの制御ゲートに印加する
電位（Ｖｇ）よりも高くなり、誤読み出しが発生する。
いる小力１．原因する。これによって非選択セルのしき
い値か読み出し時に非選択セルの制御ゲートに印加する
電位（Ｖｇ）よりも高くなり、誤読み出しが発生する。
また、書き込みの際、トランスファーされるプログラム
電圧は低下し、書き込み／消去回数が多くなる程書き込
みし難くなり、やがて、書き込みできなくなる。
電圧は低下し、書き込み／消去回数が多くなる程書き込
みし難くなり、やがて、書き込みできなくなる。
そこで、消去を行う場合には、−度すべてのメモリセル
に°１”書き混みを行ってから消去するのが良いが、こ
の書き込みを行う場合、ソース側から順に書き込みを行
っていくと、ドレイン側に書き込みされたセルがある場
合には、ない場合と比べて書き込みし難くなる。
に°１”書き混みを行ってから消去するのが良いが、こ
の書き込みを行う場合、ソース側から順に書き込みを行
っていくと、ドレイン側に書き込みされたセルがある場
合には、ない場合と比べて書き込みし難くなる。
次にＮＡＮＤセルへのデータ書込みを第１図のメモリセ
ルＭ１〜Ｍ ８からなるＮＡＮＤセルに着目して説明す
る。データ書込みは、ビット線ＢＬから遠い方のメモリ
セルＭ ８から順に行う。
ルＭ１〜Ｍ ８からなるＮＡＮＤセルに着目して説明す
る。データ書込みは、ビット線ＢＬから遠い方のメモリ
セルＭ ８から順に行う。
ます、メモリセルＭ８への書込みは、第５図（ａ）に示
すように、選択トランジスタｓ１のゲートＳＤＩおよび
ワード線ＷＬＩ−ＷＬ７に昇圧電位ｖ ｐｐ＋ ｖ ｔ
ｈ以上、の“Ｈ″レベル例えば２３Ｖ）、を印加する。
すように、選択トランジスタｓ１のゲートＳＤＩおよび
ワード線ＷＬＩ−ＷＬ７に昇圧電位ｖ ｐｐ＋ ｖ ｔ
ｈ以上、の“Ｈ″レベル例えば２３Ｖ）、を印加する。
ＳＳＩおよび選択メモリセルＭ８の制御ゲートにつなが
るワード線ＷＬ８は“Ｌ°レベル（例えばＯＶ）とする
。このとき、ビット線ＢＬに°Ｈ゛レベルを与えるとこ
れは選択トランジスタＳｌおよびメモリセルＭ １〜Ｍ
７のチャネルを通ってメモリセルＭ８のドレインまで伝
達され、メモリセル〜１８では制御ゲートと基板側間に
高電界かかかる。この結果浮遊ゲートの電子はＦ−Ｎト
ンネル電流により基板に放出され、しきい値が負方向に
移動して、例えばしきい値−２Ｖの状態“１ｍになる。
るワード線ＷＬ８は“Ｌ°レベル（例えばＯＶ）とする
。このとき、ビット線ＢＬに°Ｈ゛レベルを与えるとこ
れは選択トランジスタＳｌおよびメモリセルＭ １〜Ｍ
７のチャネルを通ってメモリセルＭ８のドレインまで伝
達され、メモリセル〜１８では制御ゲートと基板側間に
高電界かかかる。この結果浮遊ゲートの電子はＦ−Ｎト
ンネル電流により基板に放出され、しきい値が負方向に
移動して、例えばしきい値−２Ｖの状態“１ｍになる。
このときメモリセルＭ１〜Ｍ７では制御ゲートと基板間
に電界がかからず消去状態を保つ。
に電界がかからず消去状態を保つ。
″０＃書込みの場合は、ビット線ＢＬに“Ｌ２レベルを
与える。このとき選択メモリセルＭ ８よりビット線Ｂ
Ｌ側にあるメモリセルＭ１〜Ｍ７では消去モードになる
か、これらは未だデータ書込みがなされていないので問
題ない。
与える。このとき選択メモリセルＭ ８よりビット線Ｂ
Ｌ側にあるメモリセルＭ１〜Ｍ７では消去モードになる
か、これらは未だデータ書込みがなされていないので問
題ない。
以下同様に、メモリセルＭ７．Ｍｅ、・・・、Ｎ１１に
順次書込みを行う。消去動作の場合は、第５図（ｔ＋）
に示す古に全てのメモリセルをドレイン側から順にＭ８
〜Ｍ ｌのメモリセルを上述した書き込み動作により“
１”書き込み状態にした後に、選択ＭＯＳトランジスタ
ＳＬ、Ｓ３のゲート電極ＳＤＩ、ＳＳＩともに“Ｈ”レ
ベル、ワード線ＷＬＩ−ＷＬ８に“Ｈ”レベル（例えば
昇圧電位ｖｐｐ−２ｏｖ）を与える。即ち全メモリセル
Ｍ １〜Ｍ８の制御ゲートに“Ｈ″レベル与える。これ
によりメモリセルＭｌ−Ｍ８の制御ゲートと基板間に電
界がかかり、基板表面から、ｐｆＮトンネル電流によっ
て電子が浮遊ゲートに注入される。
順次書込みを行う。消去動作の場合は、第５図（ｔ＋）
に示す古に全てのメモリセルをドレイン側から順にＭ８
〜Ｍ ｌのメモリセルを上述した書き込み動作により“
１”書き込み状態にした後に、選択ＭＯＳトランジスタ
ＳＬ、Ｓ３のゲート電極ＳＤＩ、ＳＳＩともに“Ｈ”レ
ベル、ワード線ＷＬＩ−ＷＬ８に“Ｈ”レベル（例えば
昇圧電位ｖｐｐ−２ｏｖ）を与える。即ち全メモリセル
Ｍ １〜Ｍ８の制御ゲートに“Ｈ″レベル与える。これ
によりメモリセルＭｌ−Ｍ８の制御ゲートと基板間に電
界がかかり、基板表面から、ｐｆＮトンネル電流によっ
て電子が浮遊ゲートに注入される。
メモリセルＭ１〜Ｍ８はこれによりしきい値が正方向に
移動し、“０°状態となる。こうして、゛ワード線ＷＬ
Ｉ−ＷＬ８に沿う全てのＮＡＮＤセルの一括消去が行わ
れる。その後、第５図（ａ）で述べた書き込み動作を行
う。
移動し、“０°状態となる。こうして、゛ワード線ＷＬ
Ｉ−ＷＬ８に沿う全てのＮＡＮＤセルの一括消去が行わ
れる。その後、第５図（ａ）で述べた書き込み動作を行
う。
読み出し動作は、例えばメモリセルＭ ７のデータを読
み出す場合を説明すると、第５図（ｅ）に示すように選
択Ｐｖ１０ＳトランジスタＳｌ、Ｓ３をオンとし、非選
択のメモリセルにつながるワード線Ｗ Ｌ ｌ〜ＷＬ８
およびＷＬ８には消去状態にあるメモリセルがオンする
程度のＨ”レベル電位例えば５Ｖを与え、選択ワード線
ＷＬ７を°Ｌ”レベル（例えばＯＶ）とする。これによ
り、電流が流れるか否かにより、メモリセルＭ７の“０
”。
み出す場合を説明すると、第５図（ｅ）に示すように選
択Ｐｖ１０ＳトランジスタＳｌ、Ｓ３をオンとし、非選
択のメモリセルにつながるワード線Ｗ Ｌ ｌ〜ＷＬ８
およびＷＬ８には消去状態にあるメモリセルがオンする
程度のＨ”レベル電位例えば５Ｖを与え、選択ワード線
ＷＬ７を°Ｌ”レベル（例えばＯＶ）とする。これによ
り、電流が流れるか否かにより、メモリセルＭ７の“０
”。
”１′の判定ができる。
上述した消去動作は、データの書き込みが通例ワード線
を共用する複数のＮＡＮＤセルに対して行われるので、
ＮＡＮＤセル配列に対して一括に行う。
を共用する複数のＮＡＮＤセルに対して行われるので、
ＮＡＮＤセル配列に対して一括に行う。
［発明の効果コ
以上述べたように、本発明によれば、高密度のセルか得
られ、また消去動作の際、すべてのセルをドレイン側か
ら順に書き込み状態にするモードとしてから一括消去を
行う事により、誤読み出しや、書き込み不能となる不良
が発生しない信頼性の侵れた不揮発性半導体メモリか実
現できる。
られ、また消去動作の際、すべてのセルをドレイン側か
ら順に書き込み状態にするモードとしてから一括消去を
行う事により、誤読み出しや、書き込み不能となる不良
が発生しない信頼性の侵れた不揮発性半導体メモリか実
現できる。
第１図は実施例を説明するための回路図、第２図はタイ
ミング動作図、第３図はＮＡＮＤセルの図、第４図は内
部昇圧回路の例を示す図、第５図は消去動作を説明する
だめの図である。
ミング動作図、第３図はＮＡＮＤセルの図、第４図は内
部昇圧回路の例を示す図、第５図は消去動作を説明する
だめの図である。
Claims (1)
- 半導体基板上に浮遊ゲートと制御ゲートが積層され、浮
遊ゲート基板の間で電荷のやりとりをして書込みおよび
消去を行う書替え可能なメモリセルが複数個ずつ直列接
続されたＮＡＮＤセルが配列され、消去動作は、メモリ
セルにドレイン側から順に書込む動作と一括消去動作に
より構成されることを特徴とする不揮発性半導体メモリ
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111621A JP2726432B2 (ja) | 1988-05-10 | 1988-05-10 | 不揮発性半導体メモリ装置 |
| US07/290,427 US4939690A (en) | 1987-12-28 | 1988-12-27 | Electrically erasable programmable read-only memory with NAND cell structure that suppresses memory cell threshold voltage variation |
| KR1019880017724A KR920002122B1 (ko) | 1987-12-28 | 1988-12-28 | 불휘발성 반도체 기억장치 |
| DE3844115A DE3844115C2 (de) | 1987-12-28 | 1988-12-28 | Nichtflüchtige programmierbare Halbleiter-Speicheranordnung und Verfahren zum Löschen einer solchen Speicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111621A JP2726432B2 (ja) | 1988-05-10 | 1988-05-10 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282873A true JPH01282873A (ja) | 1989-11-14 |
| JP2726432B2 JP2726432B2 (ja) | 1998-03-11 |
Family
ID=14565962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111621A Expired - Lifetime JP2726432B2 (ja) | 1987-12-28 | 1988-05-10 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726432B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218357A (ja) * | 1991-08-14 | 1993-08-27 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能な読出し専用メモリ |
| JPH06252410A (ja) * | 1993-02-23 | 1994-09-09 | Sony Corp | 不揮発性半導体メモリ装置の製造方法 |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
| US5659505A (en) * | 1992-04-07 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
-
1988
- 1988-05-10 JP JP63111621A patent/JP2726432B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| IDEM TECHNICAL DIGEST=1987 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218357A (ja) * | 1991-08-14 | 1993-08-27 | Samsung Electron Co Ltd | 電気的消去可能でプログラム可能な読出し専用メモリ |
| US5659505A (en) * | 1992-04-07 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5745417A (en) * | 1992-04-07 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| US5898606A (en) * | 1992-04-07 | 1999-04-27 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor |
| JPH06252410A (ja) * | 1993-02-23 | 1994-09-09 | Sony Corp | 不揮発性半導体メモリ装置の製造方法 |
| US5471423A (en) * | 1993-05-17 | 1995-11-28 | Nippon Steel Corporation | Non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2726432B2 (ja) | 1998-03-11 |
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