JPH01283061A - 多重ｐｗｍコンバータの制御装置 - Google Patents
多重ｐｗｍコンバータの制御装置Info
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- JPH01283061A JPH01283061A JP11036988A JP11036988A JPH01283061A JP H01283061 A JPH01283061 A JP H01283061A JP 11036988 A JP11036988 A JP 11036988A JP 11036988 A JP11036988 A JP 11036988A JP H01283061 A JPH01283061 A JP H01283061A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多重ＰＷＭコンバータの制御装置に係り、特
に、ＰＷＭコンバータの多重運転を安定に行うことを可
能にした多重ＰＷＭコンバータの制御装置に関する。
に、ＰＷＭコンバータの多重運転を安定に行うことを可
能にした多重ＰＷＭコンバータの制御装置に関する。
［従来の技術］
近年ＧＴＯサイリスタ等に代表される自己消弧可能な電
力用半導体素子の発展に伴い、入力交流電力を直流に変
換するコンバータは、高力率、低誘導障害の達成が比較
的容易なパルス幅変！ｉｌＷ（ＰＷＭ）方式を採用して
構成されるようになってきた。
力用半導体素子の発展に伴い、入力交流電力を直流に変
換するコンバータは、高力率、低誘導障害の達成が比較
的容易なパルス幅変！ｉｌＷ（ＰＷＭ）方式を採用して
構成されるようになってきた。
この種Ｐ Ｗ Ｍコンバータの制御に関する従来技術と
して、例えば、特開昭６２−４８２７３号公報等に記載
された技術が知られている。以下、この種従来技術を図
面により説明する。
して、例えば、特開昭６２−４８２７３号公報等に記載
された技術が知られている。以下、この種従来技術を図
面により説明する。
第４図は従来技術によるＰＷＭコンバータの制御装置の
一例を示すブロック図である。第４図において、１は交
流電源、２はコンバータ、３は平滑コンデンサ、４は負
荷、５はリアクトル、６は抵抗、７は変流器、８は同期
整流回路、９は補償演算器（ＡＶＲ）、１０．１１は補
償演算器（ＡＣＲ）、１２，１３は係数器、１４はＰＷ
Ｍ回路である。なお、第４図は説明の簡単化のため単相
コンバータとして示したが、基本的な制御原理は前記公
開公報に記載のものと同一である。
一例を示すブロック図である。第４図において、１は交
流電源、２はコンバータ、３は平滑コンデンサ、４は負
荷、５はリアクトル、６は抵抗、７は変流器、８は同期
整流回路、９は補償演算器（ＡＶＲ）、１０．１１は補
償演算器（ＡＣＲ）、１２，１３は係数器、１４はＰＷ
Ｍ回路である。なお、第４図は説明の簡単化のため単相
コンバータとして示したが、基本的な制御原理は前記公
開公報に記載のものと同一である。
第４図に示す従来技術において、コンバータ２は、交流
電源１からリアクトル５及び抵抗６を介して交流電力の
供給を受け、負荷４に直流電力を供給している。このコ
ンバータ２を制御する制御装置は、同期整流回路８．補
償演算器９〜１１、係数器１２，１３及びＰＷＭ回路１
４により構成され、変流器７からの入力交流電流の検出
値とコンバータ２の出力電圧値と基準入力とを受け、コ
ンバータ２のスイッチング素子を制御している。
電源１からリアクトル５及び抵抗６を介して交流電力の
供給を受け、負荷４に直流電力を供給している。このコ
ンバータ２を制御する制御装置は、同期整流回路８．補
償演算器９〜１１、係数器１２，１３及びＰＷＭ回路１
４により構成され、変流器７からの入力交流電流の検出
値とコンバータ２の出力電圧値と基準入力とを受け、コ
ンバータ２のスイッチング素子を制御している。
一般に、ＰＷＭコンバータは、交流電ｇ１の発生電圧Ｅ
８に対して、コンバータ２の入力端子電圧ＥＣの大きさ
と位相とを操作することにより。
８に対して、コンバータ２の入力端子電圧ＥＣの大きさ
と位相とを操作することにより。
コンバータ２の入力交流電流の大きさと位相とが制御さ
れ、入力交流電力及び力率が制御されるものである。す
なわち、コンバータ２の入力交流電圧Ｅｃを操作するこ
とにより、リアクトル５及び抵抗６への印加電圧が制御
され、この印加電圧がこれらのインピーダンス（Ｒ＋ｊ
ωＬ）と入力交流電流工との積となるので、入力交流電
流を制御できることになる。
れ、入力交流電力及び力率が制御されるものである。す
なわち、コンバータ２の入力交流電圧Ｅｃを操作するこ
とにより、リアクトル５及び抵抗６への印加電圧が制御
され、この印加電圧がこれらのインピーダンス（Ｒ＋ｊ
ωＬ）と入力交流電流工との積となるので、入力交流電
流を制御できることになる。
第４図において、コンバータ２の制御装置は。
コンバータ２の直流側に設けられた平滑コンデンサ３及
び負荷４への直流印加電圧の検出値Ｅ、と。
び負荷４への直流印加電圧の検出値Ｅ、と。
交流入力側に設けられた変流器７より得られた入力交流
電流工の検出値を制御用の入力信号として受領している
。前記直流印加電圧Ｅｄは、基準人力Ｅｄ”と比較され
、その差分が補償演算器（ＡＶＲ）９により、有効入力
電流の基準指令工♂とされる。一方、変流器７で検出さ
れた入力交流電流工は、同期整流回路８に加えられ、有
効入力電流Ｉ、（交流電源電圧Ｅ、と同相成分）と、無
効入力電流Ｉｌ（交流電源電圧Ｅ１よりπ／２位相の進
んだ成分）が検出される。検出された有効入力電流工、
及び無効入力電流は、夫々基準指令■ｒＭ及び１．８と
比較され、その偏差が補償演算器（ＡＣＲ）１０．１１
に印加されるとともに、係数器１２．１３によりωＬが
乗ぜられる。補償演算器（ＡＣＲ）１０の出力と係数器
１３の出力とは、その差分がとられ、さらに、交流電源
電圧Ｅ、どの差分が取られて、Ｅ８と同相のコンバータ
２に対する有効入力電圧指令ＥＣｒに変換される。また
、補償演算器１１の出力と係数器１２の出力とは、その
差分が取られて、交流電源電圧Ｅ、よりπ／２位相の進
んだコンバータ２に対する無効入力電圧指令ＥＣ４に変
換される。ＰＷＭ回路１４は、これらの電圧指令Ｅ Ｃ
ｒ ｔ Ｅ Ｃｉに基づいてゲートパルスを発生し、コ
ンバータ２の各スイッチング素子を制御する。
電流工の検出値を制御用の入力信号として受領している
。前記直流印加電圧Ｅｄは、基準人力Ｅｄ”と比較され
、その差分が補償演算器（ＡＶＲ）９により、有効入力
電流の基準指令工♂とされる。一方、変流器７で検出さ
れた入力交流電流工は、同期整流回路８に加えられ、有
効入力電流Ｉ、（交流電源電圧Ｅ、と同相成分）と、無
効入力電流Ｉｌ（交流電源電圧Ｅ１よりπ／２位相の進
んだ成分）が検出される。検出された有効入力電流工、
及び無効入力電流は、夫々基準指令■ｒＭ及び１．８と
比較され、その偏差が補償演算器（ＡＣＲ）１０．１１
に印加されるとともに、係数器１２．１３によりωＬが
乗ぜられる。補償演算器（ＡＣＲ）１０の出力と係数器
１３の出力とは、その差分がとられ、さらに、交流電源
電圧Ｅ、どの差分が取られて、Ｅ８と同相のコンバータ
２に対する有効入力電圧指令ＥＣｒに変換される。また
、補償演算器１１の出力と係数器１２の出力とは、その
差分が取られて、交流電源電圧Ｅ、よりπ／２位相の進
んだコンバータ２に対する無効入力電圧指令ＥＣ４に変
換される。ＰＷＭ回路１４は、これらの電圧指令Ｅ Ｃ
ｒ ｔ Ｅ Ｃｉに基づいてゲートパルスを発生し、コ
ンバータ２の各スイッチング素子を制御する。
このようにして、コンバータ２の出力電圧Ｅｄは、基準
入力Ｅｄ”に応じた値となるように制御され、同時に、
コンバータ２の入力交流電流Ｉの無効電流工、は、基準
指令１１ｍに応じた値となるように制御される。
入力Ｅｄ”に応じた値となるように制御され、同時に、
コンバータ２の入力交流電流Ｉの無効電流工、は、基準
指令１１ｍに応じた値となるように制御される。
ところで、一般的に、工、″は、零に設定されており、
■、が零に制御されることになり、コンバータ２の入力
交流電力の基本波力率は、１．０に保たれている。
■、が零に制御されることになり、コンバータ２の入力
交流電力の基本波力率は、１．０に保たれている。
［発明が解決しようとする課題］
前述の従来技術において、一般に、コンバータ２を構成
するスイッチング素子としての半導体素子には、動作可
能なオン・オフ時間の最小値、いわゆる最小オン・オフ
時間の制約が存在するため、コンバータ２をパルス幅変
調する場合の搬送周波数は、高々Ｉ Ｋ Ｈｚ程度まで
しか取り得ない。このため、コンバータ２の入力交流電
流には、搬送波周波数成分が含まれ、誘導障害の原因と
なる。
するスイッチング素子としての半導体素子には、動作可
能なオン・オフ時間の最小値、いわゆる最小オン・オフ
時間の制約が存在するため、コンバータ２をパルス幅変
調する場合の搬送周波数は、高々Ｉ Ｋ Ｈｚ程度まで
しか取り得ない。このため、コンバータ２の入力交流電
流には、搬送波周波数成分が含まれ、誘導障害の原因と
なる。
さらに、半導体素子の遮断電流には限界があるため、入
力交流電流の大きさにも制約がある。
力交流電流の大きさにも制約がある。
これらの問題点を解決し、コンバータの大容量化を図る
ために、同一構成のコンバータを複数組用いた多重構成
のコンバータが知られている。すなわち、この種多重構
成のコンバータは、新たに、２次側が複数個に分割され
た変圧器を設け、交流電源をその１次側に接続するとと
もに、各２次巻線に夫々コンバータの交流入力端子を接
続し、さらに、各コンバータの直流出力端子を並列に負
荷に接続して構成され、これにより変換容量の増大を図
るものである。また、前述の構成を有する多重構成のコ
ンバータは、各コンバータを適宜の位相差を有する搬送
波でＰＷＭ制御することにより。
ために、同一構成のコンバータを複数組用いた多重構成
のコンバータが知られている。すなわち、この種多重構
成のコンバータは、新たに、２次側が複数個に分割され
た変圧器を設け、交流電源をその１次側に接続するとと
もに、各２次巻線に夫々コンバータの交流入力端子を接
続し、さらに、各コンバータの直流出力端子を並列に負
荷に接続して構成され、これにより変換容量の増大を図
るものである。また、前述の構成を有する多重構成のコ
ンバータは、各コンバータを適宜の位相差を有する搬送
波でＰＷＭ制御することにより。
変圧器の１次側入力交流電流を、１台のコンバータの搬
送波周波数を大きくした場合と同等とでき、誘導障害を
低減させることができる。
送波周波数を大きくした場合と同等とでき、誘導障害を
低減させることができる。
ところで、前述のような多重構成のＰＷＭコンバータの
変圧器は、その小型化のため、各２次巻線を磁気的に結
合させている場合が多い。すなわち、このような変圧器
は、ある２次巻線の電流が変化すると、２次巻線相互間
の相互インダクタンスのために他の巻線の電圧が変化す
るという特性を有する。
変圧器は、その小型化のため、各２次巻線を磁気的に結
合させている場合が多い。すなわち、このような変圧器
は、ある２次巻線の電流が変化すると、２次巻線相互間
の相互インダクタンスのために他の巻線の電圧が変化す
るという特性を有する。
このため、多重ＰＷＭコンバータにおいて、第４図によ
り説明した制御装置を各コンバータに独立に設けた場合
、その多重ＰＷＭコンバータは、変圧器を介して相互干
渉により、制御が不能になる場合が発生するという問題
点を生じる。しがしながら、前述した従来技術は、この
ような多重ＰＷＭコンバータにおける変圧器を介して相
互干渉現象、あるいは、直接交流電源に接続された場合
の電源インピーダンスを介した相互干渉現象を排除する
という点の配慮がなされていない。
り説明した制御装置を各コンバータに独立に設けた場合
、その多重ＰＷＭコンバータは、変圧器を介して相互干
渉により、制御が不能になる場合が発生するという問題
点を生じる。しがしながら、前述した従来技術は、この
ような多重ＰＷＭコンバータにおける変圧器を介して相
互干渉現象、あるいは、直接交流電源に接続された場合
の電源インピーダンスを介した相互干渉現象を排除する
という点の配慮がなされていない。
本発明の目的は、前述した従来技術の問題点を解決し、
変圧器、交流電源インピーダンスを介した相互干渉があ
っても安定した運転を可能とする多重ＰＷＭコンバータ
の制御装置を提供することにある。
変圧器、交流電源インピーダンスを介した相互干渉があ
っても安定した運転を可能とする多重ＰＷＭコンバータ
の制御装置を提供することにある。
［課題を解決するための手段］
本発明によれば、前記目的は、各コンバータ制御用の補
償演算器の出力、入力交流電流等に応じ、これらの値を
総合して各コンバータの入力端子電圧を制御することに
より達成される。
償演算器の出力、入力交流電流等に応じ、これらの値を
総合して各コンバータの入力端子電圧を制御することに
より達成される。
［作用コ
各コンバータの入力端子電圧を、当該コンバータの電流
ばかりでなく、他のコンバータの電流等を考慮して制御
することにより、各コンバータの電流制御系を他コンバ
ータと非干渉化することが可能となり、系の安定化を図
ることができる。
ばかりでなく、他のコンバータの電流等を考慮して制御
することにより、各コンバータの電流制御系を他コンバ
ータと非干渉化することが可能となり、系の安定化を図
ることができる。
［実施例］
以下、本発明による多重ＰＷＭコンバータの制御装置の
一実施例を図面により詳細に説明する。
一実施例を図面により詳細に説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
制御系の等価回路を示す図である。第１図、第２図にお
いて、２０は変圧器、１０２．２０２はコンバータ、１
０８．２０８は同期整流回路、１１０，１１１゜２１０
．２１１は補償演算器（ＡＣＲ）、１１４゜２１４はＰ
ＷＭ回路、１２１〜１２６，２２１〜２２６は係数器で
あり、他の符号は第４図の場合と同一である。
制御系の等価回路を示す図である。第１図、第２図にお
いて、２０は変圧器、１０２．２０２はコンバータ、１
０８．２０８は同期整流回路、１１０，１１１゜２１０
．２１１は補償演算器（ＡＣＲ）、１１４゜２１４はＰ
ＷＭ回路、１２１〜１２６，２２１〜２２６は係数器で
あり、他の符号は第４図の場合と同一である。
第１図に示す本発明の一実施例において、交流電源１は
、変圧器２０の１次側に接続されており、変圧器２０の
２次側は、２分割されて夫々コンバータ１０２，２０２
の交流端子に接続されている。
、変圧器２０の１次側に接続されており、変圧器２０の
２次側は、２分割されて夫々コンバータ１０２，２０２
の交流端子に接続されている。
コンバータ１０２，２０２の夫々は、そのスイッチング
素子がＰＷＭ回路１１４，２１４により制御され、その
直流出力が並列接続され、平滑コンデンサ３を介して負
荷４に直流電力を供給している。ＰＷＭ回路１１４，２
１４は、補償演算器（ＡＶＲ）９及び同期整流回路１０
８，２０８（７）出力信号を受け、これらの信号を処理
する。補償演算器（ＡＣＲ）１１０，２１０及び係数器
１２１〜１２６，２２１〜２２６より成る回路により制
御されている。
素子がＰＷＭ回路１１４，２１４により制御され、その
直流出力が並列接続され、平滑コンデンサ３を介して負
荷４に直流電力を供給している。ＰＷＭ回路１１４，２
１４は、補償演算器（ＡＶＲ）９及び同期整流回路１０
８，２０８（７）出力信号を受け、これらの信号を処理
する。補償演算器（ＡＣＲ）１１０，２１０及び係数器
１２１〜１２６，２２１〜２２６より成る回路により制
御されている。
いま、前述のような構成を有する多重ＰＷＭコンバータ
において、変圧器２０の各２次巻線は、夫々自己インダ
クタンスＬ工、Ｌ２、抵抗Ｒ工、Ｒ２及び相互インダク
タンスＭを有するものとし、また、各２次巻線の無負荷
電圧をＥｓ□、Ｅ、□、コンバータ１０２．１０３の入
力端子電圧をＥ（１，Ｅｅｚ、交流入力電流をＩｌ、Ｉ
、とすると、次に示す（１）式、（２）式が成立する。
において、変圧器２０の各２次巻線は、夫々自己インダ
クタンスＬ工、Ｌ２、抵抗Ｒ工、Ｒ２及び相互インダク
タンスＭを有するものとし、また、各２次巻線の無負荷
電圧をＥｓ□、Ｅ、□、コンバータ１０２．１０３の入
力端子電圧をＥ（１，Ｅｅｚ、交流入力電流をＩｌ、Ｉ
、とすると、次に示す（１）式、（２）式が成立する。
Ｅ ｇｚ ＝Ｅ ｃ１＋ Ｌ ｚ （ｄ Ｉ ｔ ／
ｄ ｔ ）＋Ｍ （ｄ Ｌ／ｄ ｔ） ＋Ｒエエ、・・
・・・・（１）Ｅｓ＋ｚ＝Ｅｃｚ ＋ Ｌｘ （ｄ
Ｉｚ／ ｄ ｔ ）＋Ｍ （ｄ Ｉ、／ｄ ｔ） ＋Ｒ
，Ｉ、・旧・・（２）この（１）式、（２）式における
各電圧、電流を２次巻線の無負荷電圧Ｅｇ１．Ｅ、２と
同相な成分（添字ｒを付けて表わす）と、π／２だけ位
相の進んだ成分（添字ｉを付けて表わす）とに分離して
表わすと１次の（３）弐〜（８）式となる。なお、ここ
では、Ｅ８．とＥ８□とは、その大きさ及び位相が同一
であるとする。
ｄ ｔ ）＋Ｍ （ｄ Ｌ／ｄ ｔ） ＋Ｒエエ、・・
・・・・（１）Ｅｓ＋ｚ＝Ｅｃｚ ＋ Ｌｘ （ｄ
Ｉｚ／ ｄ ｔ ）＋Ｍ （ｄ Ｉ、／ｄ ｔ） ＋Ｒ
，Ｉ、・旧・・（２）この（１）式、（２）式における
各電圧、電流を２次巻線の無負荷電圧Ｅｇ１．Ｅ、２と
同相な成分（添字ｒを付けて表わす）と、π／２だけ位
相の進んだ成分（添字ｉを付けて表わす）とに分離して
表わすと１次の（３）弐〜（８）式となる。なお、ここ
では、Ｅ８．とＥ８□とは、その大きさ及び位相が同一
であるとする。
Ｅ ｇｌ ＝Ｅ ｇ ｅ ｊ″ｔ・・団・（３）Ｉｘ＝
（Ｉ ｚｒ ＋ Ｊ Ｉ １１） ｅ ”ｔ−−（４
）Ｅｃ１＝ （Ｅｃｘｒ＋ ｊ Ｅｃｘｔ） ｅ”’
・旧・１５）Ｅ ｍｚ ＝ Ｅ ｔｔ ｅ ”’
”’ ”’ （ｓ）Ｉ２＝
（Ｌｒ＋ ｊＩ２１）ｅ”’ ・・・・・
１７）ＥＣ２＝ （Ｅｃｚｒ＋ ｊ Ｅａｓｔ） ｅ”
’ ”””（８）但し、（３）〜（８）式におい
て、ωは交流電源１の角周波数である。
（Ｉ ｚｒ ＋ Ｊ Ｉ １１） ｅ ”ｔ−−（４
）Ｅｃ１＝ （Ｅｃｘｒ＋ ｊ Ｅｃｘｔ） ｅ”’
・旧・１５）Ｅ ｍｚ ＝ Ｅ ｔｔ ｅ ”’
”’ ”’ （ｓ）Ｉ２＝
（Ｌｒ＋ ｊＩ２１）ｅ”’ ・・・・・
１７）ＥＣ２＝ （Ｅｃｚｒ＋ ｊ Ｅａｓｔ） ｅ”
’ ”””（８）但し、（３）〜（８）式におい
て、ωは交流電源１の角周波数である。
前記（３）〜（８）式を（１）、（２）式に代入し１式
の整理を行うとともにラプラス変換を行うと、次に示す
（９）式を求めることができる。
の整理を行うとともにラプラス変換を行うと、次に示す
（９）式を求めることができる。
Ｓ ［Ｘ］ ＝ ［Ａ］ ［Ｘコ ＋ ［Ｂ］
［Ｕ］ ・旧・・（９）但し、（９）式において
。
［Ｕ］ ・旧・・（９）但し、（９）式において
。
［Ｕ］＝ ［Ｅｇｚ Ｅｃｔｒ Ｅｃｘｒ
Ｅｓｎ−Ｅｃｚｒ Ｅｃ−ｒコであり、α＝１
− （Ｍ”／Ｌ１Ｌ、）である。
Ｅｓｎ−Ｅｃｚｒ Ｅｃ−ｒコであり、α＝１
− （Ｍ”／Ｌ１Ｌ、）である。
ここで、［Ｕ］が状態［Ｘ］のフィードバック［Ｆ］
ＥＸ］と、フィードフォアード入力の影響［Ｇ］
［Ｖ］の和からなる場合を考え、（１ｏ）式に示すよう
におく。
ＥＸ］と、フィードフォアード入力の影響［Ｇ］
［Ｖ］の和からなる場合を考え、（１ｏ）式に示すよう
におく。
［Ｕコ ＝［Ｆ］［Ｘコ ＋ ［Ｇ］ ［ｖ］ ・旧・
・（１ｏ）この（１０）式において、ＣＦ］、［Ｇ］は
、４×４の任意の行列であり、［Ｖ］は新しい制御入力
であり１次に示す（１１）式のごとく定義する。
・（１ｏ）この（１０）式において、ＣＦ］、［Ｇ］は
、４×４の任意の行列であり、［Ｖ］は新しい制御入力
であり１次に示す（１１）式のごとく定義する。
［Ｖ］ ” ［ｖｘｒ ｖ、ｌ ｖｚｒ
Ｖａｔコア ・旧・・（１１）前記（１０）式を（
１１）式に代入して整理すると、次の（１２）式が求ま
る。
Ｖａｔコア ・旧・・（１１）前記（１０）式を（
１１）式に代入して整理すると、次の（１２）式が求ま
る。
［Ｘコ ＝ ［Ｈ］ ［Ｖ］
・・・・・・（１２）［Ｈ］ ＝［Ｓ ■
−［Ａ］−［Ｂコ［Ｆ］］−” ［Ｂ］［Ｇ］但し、
■は４×４の単位行列であることを表わす。そこで、［
Ｈ］を対角行列とするような［Ｆ］及び［Ｇ］が存在す
るならば、入力［Ｖ］に非干渉化を図ることが可能にな
る。
・・・・・・（１２）［Ｈ］ ＝［Ｓ ■
−［Ａ］−［Ｂコ［Ｆ］］−” ［Ｂ］［Ｇ］但し、
■は４×４の単位行列であることを表わす。そこで、［
Ｈ］を対角行列とするような［Ｆ］及び［Ｇ］が存在す
るならば、入力［Ｖ］に非干渉化を図ることが可能にな
る。
前述の条件を満たす［Ｆ］及び［Ｇ］として、次に示す
（１３）式及び（１４）式が存在し、そのときの［Ｈコ
は（１５）式で表わされる。
（１３）式及び（１４）式が存在し、そのときの［Ｈコ
は（１５）式で表わされる。
・・・・・・（１３）
・・・・・・（１５）
前記（１２）式、（１５）式は、Ｖ工、を操作すること
によりＩｔｒが、Ｖよ、を操作することによりＩｘｌが
、■よ、を操作することによりＩｚｒが、■２□を操作
することによりＩ２．が制御され、これらの制御が独立
に互いに干渉することなく行われることを示している。
によりＩｔｒが、Ｖよ、を操作することによりＩｘｌが
、■よ、を操作することによりＩｚｒが、■２□を操作
することによりＩ２．が制御され、これらの制御が独立
に互いに干渉することなく行われることを示している。
本発明による第１図に示す実施例は、前述のような制御
原理に基づいて構成したものである。すなわち、第１図
に示す本発明の実施例において。
原理に基づいて構成したものである。すなわち、第１図
に示す本発明の実施例において。
平滑コンデンサ３及び負荷４の直流電圧Ｅｄが検出され
、この直流電圧Ｅｄと基準人力Ｅｄ”とが比較され、そ
の比較結果が補償演算器（ＡＶＲ）９に入力されて、そ
の出力が夫々のコンバータ１ｏｚ。
、この直流電圧Ｅｄと基準人力Ｅｄ”とが比較され、そ
の比較結果が補償演算器（ＡＶＲ）９に入力されて、そ
の出力が夫々のコンバータ１ｏｚ。
２０２に対する有効入力電流の基準指令Ｉ １ｒ”ｌｌ
２ｒ″とされる。
２ｒ″とされる。
一方、コンバータ１０２．２０２の入力電流■□ｌ Ｉ
。
。
は、夫々変流器１０７．２０７で検出され、同期整流回
路１０８．２０８により、有効入力電流１ ｔｒ＋ Ｉ
Ｚｒ及び無効入力電流１１１１ Ｉ２□が検出される
。
路１０８．２０８により、有効入力電流１ ｔｒ＋ Ｉ
Ｚｒ及び無効入力電流１１１１ Ｉ２□が検出される
。
前記有効入力電流の基準指令１１♂と検出された有効入
力電流Ｉｘｒとは、比較され補償演算器（ＡＣＲ）１１
０に加えられ、Ｖよ、として出力される。同様に、有効
入力電流Ｉｚｒ、無効入力電流Ｌｔ＋ Ｉｚ＋について
も、基準指令との比較及び補償演算器（ＡＣＲ）２１０
，１１１，２１１により補償演算されて、ｖ２ｒ、■□
、■、に定められる。
力電流Ｉｘｒとは、比較され補償演算器（ＡＣＲ）１１
０に加えられ、Ｖよ、として出力される。同様に、有効
入力電流Ｉｚｒ、無効入力電流Ｌｔ＋ Ｉｚ＋について
も、基準指令との比較及び補償演算器（ＡＣＲ）２１０
，１１１，２１１により補償演算されて、ｖ２ｒ、■□
、■、に定められる。
一方、前述の（１３）式及び（１４）式を（１０）式に
代入すると次に示す（１６）弐〜（１９）式が求められ
る。
代入すると次に示す（１６）弐〜（１９）式が求められ
る。
Ｅｃｚｒ＝Ｅ＊ｚ （（Ｌ、Ｓ＋Ｒ，）Ｉ□ｒ＋Ｍｓ
Ｉ！ｒ−ωＭＩＢ ｖ、ｔ） ・・・・・−
（１６）Ｅｃｔｒ＝ （（ＬｔＳ ＋Ｒ１）１１ｔ
＋ ０Ｍ Ｉ２ｒ＋ＭＳ Ｉｚｔ＋Ｖｚｒ） ・−
・・−（ｔ’７）Ｅｃｚｒ＝Ｅｇ、−（ＭＳ Ｌｒ
ｃａＭ Ｌ＋＋（Ｌ２Ｓ 十Ｒ２） Ｌｒ−Ｖ２＋）
・”（１８）Ｅｃｚｒ＝ （（Ｌ）Ｍ １１ｒ＋Ｍ
Ｓ Ｉｌ＋＋ （Ｌ２ Ｓ ＋ Ｒ２） Ｉ ａｔ ＋
ｖ２ｒ） ・・・（１９）これらの（１６）弐〜（
１９）式は、夫々、ＰＷＭ回路１１４及び２１４に対す
る有効入力電圧指令及び無効入力電圧指令であり、第１
図に示す本発明の実施例は、これらの式に基づいて、Ｅ
（１ｒ ＨＥ （工、。
Ｉ！ｒ−ωＭＩＢ ｖ、ｔ） ・・・・・−
（１６）Ｅｃｔｒ＝ （（ＬｔＳ ＋Ｒ１）１１ｔ
＋ ０Ｍ Ｉ２ｒ＋ＭＳ Ｉｚｔ＋Ｖｚｒ） ・−
・・−（ｔ’７）Ｅｃｚｒ＝Ｅｇ、−（ＭＳ Ｌｒ
ｃａＭ Ｌ＋＋（Ｌ２Ｓ 十Ｒ２） Ｌｒ−Ｖ２＋）
・”（１８）Ｅｃｚｒ＝ （（Ｌ）Ｍ １１ｒ＋Ｍ
Ｓ Ｉｌ＋＋ （Ｌ２ Ｓ ＋ Ｒ２） Ｉ ａｔ ＋
ｖ２ｒ） ・・・（１９）これらの（１６）弐〜（
１９）式は、夫々、ＰＷＭ回路１１４及び２１４に対す
る有効入力電圧指令及び無効入力電圧指令であり、第１
図に示す本発明の実施例は、これらの式に基づいて、Ｅ
（１ｒ ＨＥ （工、。
Ｅｃ２ｒ、 Ｅｃ２ｓを定めるための係数器１２１〜１
２６及び２２１〜２２６を備えて構成される。
２６及び２２１〜２２６を備えて構成される。
このように構成される第１図に示す本発明の実施例は、
前述の（１２）式、（１５）式により等測的に第２図に
示すように表わすことができ、補償演算器１１０．１１
１，２１０，２１１の出力の非干渉化を図ることができ
る。すなわち、２ＪＪｌのコンバータ１０２，２０２は
、変圧器２０による相互干渉を受けることなく独立に制
御できることになり。
前述の（１２）式、（１５）式により等測的に第２図に
示すように表わすことができ、補償演算器１１０．１１
１，２１０，２１１の出力の非干渉化を図ることができ
る。すなわち、２ＪＪｌのコンバータ１０２，２０２は
、変圧器２０による相互干渉を受けることなく独立に制
御できることになり。
コンバータ装置全体として、安定な制御を行うことが可
能となる。
能となる。
前述した第１図に示す本発明の実施例は、Ｖ、、。
Ｖ、ｉ、 Ｖ、ｒ、 Ｖ２．からＥ（Ｉｒ、 Ｅ：Ｃ１
１ｔＥｃ２ｒｌＥＣ２１を求める際に、Ｌｒ、ＩＬＩＩ
工２ｒｔ ＬＬの値を用いる。いわゆる状態フィード
バック手法を用いるものである。
１ｔＥｃ２ｒｌＥＣ２１を求める際に、Ｌｒ、ＩＬＩＩ
工２ｒｔ ＬＬの値を用いる。いわゆる状態フィード
バック手法を用いるものである。
ところで、このような制御装置をマイクロプロセッサ等
のディジタル制御手段を用いて構成した場合、その制御
装置は、状態量、すなわち、■４、。
のディジタル制御手段を用いて構成した場合、その制御
装置は、状態量、すなわち、■４、。
Ｉ工ｉ＋ ＩＪｒ＋ Ｉ２ｉの検出及び演算処理に遅れ
が生じ、第２図に示したような理想的な特性を得ること
が困難となる。
が生じ、第２図に示したような理想的な特性を得ること
が困難となる。
第３図は前述のような第１図に示す実施例の問題点を改
善した本発明の他の実施例の構成を示すブロック図であ
り、その制御部のみが示されている。第３図における符
号は、全て第１図の場合と同一である。
善した本発明の他の実施例の構成を示すブロック図であ
り、その制御部のみが示されている。第３図における符
号は、全て第１図の場合と同一である。
この第３図に示す実施例は、前述した（１３）式及び（
１４）式に示す行列［Ｆ］及び［Ｇ］を次に示す（２０
）式及び（２１）式のごとく定めたものであり、行列［
Ｈ］は（１５）式で示す第１図の場合と同一である。
１４）式に示す行列［Ｆ］及び［Ｇ］を次に示す（２０
）式及び（２１）式のごとく定めたものであり、行列［
Ｈ］は（１５）式で示す第１図の場合と同一である。
・・・・・・（２１）
行列［Ｆ］は、（２０）式に示すごとく零行列であるの
で、この（２０）式、（２１）式を（ｌＯ）式に代入し
てＥ Ｃｌｒ＋ Ｅｃｔｔ＊ ＥＣ２ｒ＋ Ｅｃｚ（を
求める場合に状態量を用いる必要がなく、第３図に示す
ような係数器１２１〜１２６，２２１〜２２６を用いて
制御を行うことができ、第３図に示す本発明の他の実施
例は、第１図に示す実施例の問題点を改善することがで
きる。さらに１行列［）（］は、前述のように、第１図
の実施例の場合と同一の（１５）式で示す行列を用いて
いるので、第３図に示す制御装置も、等測的に第２図に
示すように表わすことができ、補償演算器１１０，１１
１，２１０．２１１の出力間の非干渉化を図ることがで
き、第１図の実施例と同様の効果を得ることができる。
で、この（２０）式、（２１）式を（ｌＯ）式に代入し
てＥ Ｃｌｒ＋ Ｅｃｔｔ＊ ＥＣ２ｒ＋ Ｅｃｚ（を
求める場合に状態量を用いる必要がなく、第３図に示す
ような係数器１２１〜１２６，２２１〜２２６を用いて
制御を行うことができ、第３図に示す本発明の他の実施
例は、第１図に示す実施例の問題点を改善することがで
きる。さらに１行列［）（］は、前述のように、第１図
の実施例の場合と同一の（１５）式で示す行列を用いて
いるので、第３図に示す制御装置も、等測的に第２図に
示すように表わすことができ、補償演算器１１０，１１
１，２１０．２１１の出力間の非干渉化を図ることがで
き、第１図の実施例と同様の効果を得ることができる。
前述した本発明の２つの実施例は、コンバータＩを２組
並列に用いる多重ＰＷＭコンバータの制御装置であった
が、本発明は、さらに多数組のコンバータを多重化する
場合にも容易に適用することが可能である。
並列に用いる多重ＰＷＭコンバータの制御装置であった
が、本発明は、さらに多数組のコンバータを多重化する
場合にも容易に適用することが可能である。
また、前述した本発明の２つの実施例は′、複数個のコ
ンバータを複数個の２次巻線を備える変圧器の夫々の２
次巻線に接続するとしたが、本発明は、夫々のコンバー
タの交流側にリアクトルを接続し、このリアクトルを介
して共通の交流電源に接続した場合にも、同様に動作可
能であり、この場合、交流電源の内部インピーダンスに
よる相互干渉をなくすことができる。
ンバータを複数個の２次巻線を備える変圧器の夫々の２
次巻線に接続するとしたが、本発明は、夫々のコンバー
タの交流側にリアクトルを接続し、このリアクトルを介
して共通の交流電源に接続した場合にも、同様に動作可
能であり、この場合、交流電源の内部インピーダンスに
よる相互干渉をなくすことができる。
［発明の効果］
以上説明したように、本発明によれば、複数台のコンバ
ータを用いる多重ＰＷＭコンバータにおいて、各コンバ
ータの電流制御系を互いに無関係に独立に制御すること
ができ、安定したコンバータの運転を行うことが可能と
できる。
ータを用いる多重ＰＷＭコンバータにおいて、各コンバ
ータの電流制御系を互いに無関係に独立に制御すること
ができ、安定したコンバータの運転を行うことが可能と
できる。
第１図は本発明の一実施例を示すブロック図、第２図は
制御系の等価回路を示す図、第３図は本発明の他の実施
例を示すブロック図、第４図は従来技術の一例を示すブ
ロック図である。 １・・・・・・交流電源、２，１０２，２０２・・・・
・・コンバータ、３・・・・・・平滑コンデンサ、４・
・・・・・負荷、５・・・・・・リアクトル、６・・・
・・・抵抗、７・・・・・・変流器、８゜１０８．２０
８・・・・・・同期整流回路、９・・・・・・補償演算
器（ＡＶＲ）、１０，１１，１１０，１１１゜２１０．
２１１・・・・・・補償演算器（ＡＣＲ） 、１２゜１
３．１２１〜１２６，２２１〜２２６・・・・・・係数
器、１４，１１４，２１４・・・・・・ＰＷＭ回路、２
０・・・・・・変圧器。 第２図
制御系の等価回路を示す図、第３図は本発明の他の実施
例を示すブロック図、第４図は従来技術の一例を示すブ
ロック図である。 １・・・・・・交流電源、２，１０２，２０２・・・・
・・コンバータ、３・・・・・・平滑コンデンサ、４・
・・・・・負荷、５・・・・・・リアクトル、６・・・
・・・抵抗、７・・・・・・変流器、８゜１０８．２０
８・・・・・・同期整流回路、９・・・・・・補償演算
器（ＡＶＲ）、１０，１１，１１０，１１１゜２１０．
２１１・・・・・・補償演算器（ＡＣＲ） 、１２゜１
３．１２１〜１２６，２２１〜２２６・・・・・・係数
器、１４，１１４，２１４・・・・・・ＰＷＭ回路、２
０・・・・・・変圧器。 第２図
Claims (1)
- 【特許請求の範囲】 １、同一交流電源から夫々に対応して設けられるリアク
トルを介して、あるいは、１個のトランスの複数の２次
巻線の夫々を介して交流電力が供給される複数個のＰＷ
Ｍコンバータ、及び該複数個のＰＷＭコンバータの夫々
の入力交流電流に応じて該当コンバータの入力端子電圧
を操作する手段を備えた多重ＰＷＭコンバータの制御装
置において、あるコンバータの入力端子電圧を、当該コ
ンバータの入力交流電流と基準値との偏差及び他のコン
バータの制御量に応じて操作することを特徴とする多重
ＰＷＭコンバータの制御装置。 ２、前記他のコンバータの制御量は、入力交流電流であ
ることを特徴とする特許請求の範囲第１項記載の多重Ｐ
ＷＭコンバータの制御装置。 ３、前記他のコンバータの制御量は、入力交流電流と基
準値との偏差に応じた値であることを特徴とする特許請
求の範囲第１項記載の多重ＰＷＭコンバータの制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036988A JP2664932B2 (ja) | 1988-05-09 | 1988-05-09 | 多重ｐｗｍコンバータの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036988A JP2664932B2 (ja) | 1988-05-09 | 1988-05-09 | 多重ｐｗｍコンバータの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283061A true JPH01283061A (ja) | 1989-11-14 |
| JP2664932B2 JP2664932B2 (ja) | 1997-10-22 |
Family
ID=14534047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036988A Expired - Fee Related JP2664932B2 (ja) | 1988-05-09 | 1988-05-09 | 多重ｐｗｍコンバータの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664932B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6120213B2 (ja) | 2013-01-24 | 2017-04-26 | 凸版印刷株式会社 | 微細構造体の製造方法、複合体の製造方法 |
-
1988
- 1988-05-09 JP JP11036988A patent/JP2664932B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7558083B2 (en) | 1997-01-24 | 2009-07-07 | Synqor, Inc. | High efficiency power converter |
| US7564702B2 (en) | 1997-01-24 | 2009-07-21 | Synqor, Inc. | High efficiency power converter |
| US9143042B2 (en) | 1997-01-24 | 2015-09-22 | Synqor, Inc. | High efficiency power converter |
| US10199950B1 (en) | 2013-07-02 | 2019-02-05 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US10594223B1 (en) | 2013-07-02 | 2020-03-17 | Vlt, Inc. | Power distribution architecture with series-connected bus converter |
| US11075583B1 (en) | 2013-07-02 | 2021-07-27 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US11705820B2 (en) | 2013-07-02 | 2023-07-18 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
| US12395087B1 (en) | 2013-07-02 | 2025-08-19 | Vicor Corporation | Power distribution architecture with series-connected bus converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664932B2 (ja) | 1997-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |