JPH01283602A - シーケンスコントローラ - Google Patents
シーケンスコントローラInfo
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- JPH01283602A JPH01283602A JP11240488A JP11240488A JPH01283602A JP H01283602 A JPH01283602 A JP H01283602A JP 11240488 A JP11240488 A JP 11240488A JP 11240488 A JP11240488 A JP 11240488A JP H01283602 A JPH01283602 A JP H01283602A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ信号等の変換時間を要する入力信号
を多数入力する装置に係り、特に、処理速度の速い制御
装置に関する。
を多数入力する装置に係り、特に、処理速度の速い制御
装置に関する。
従来の装置では５アナログ信号等の変換を必要とする入
力信号１つ１つについて、制御部が変換時間の間５変換
終了信号を監視し、変換終了したら次の処理を行う方式
であるため、この変換時間の分、全体の処理時間が増え
、制御が遅れることとなっていた。なお、この種の装置
として関連するものには１例えば特開昭６０−２２２０
７号、特開昭６０−２２５９０５号、特開昭６０−２３
７５０３号等が挙げられる。
力信号１つ１つについて、制御部が変換時間の間５変換
終了信号を監視し、変換終了したら次の処理を行う方式
であるため、この変換時間の分、全体の処理時間が増え
、制御が遅れることとなっていた。なお、この種の装置
として関連するものには１例えば特開昭６０−２２２０
７号、特開昭６０−２２５９０５号、特開昭６０−２３
７５０３号等が挙げられる。
上記従来技術は、処理速度の向上の点について配慮がさ
れておらず、アナログ信号等の変換時間を必要とする入
力信号の数に比例して、全体の処理が遅れる間開があっ
た。
れておらず、アナログ信号等の変換時間を必要とする入
力信号の数に比例して、全体の処理が遅れる間開があっ
た。
本発明の目的は、変換時間を必要とする信号を入力して
も、この変換時間により全体の処理が遅れない制御装置
とすることにある。
も、この変換時間により全体の処理が遅れない制御装置
とすることにある。
上記目的は、入力回路が外部入力信号を変換している間
、ＩＩＪ御部はただ変換終了を待つのではなく、他の処
理を行い、入力回路が変換終了した時に、変換されたデ
ータを読み取ることとすることにより、全体の処理時間
に、変換時間を含めることなく、変換時間により遅れる
ことのない装置とすることができる、 制御部が変換時間中に行う他の処理とは、他の入力信号
の読み取りを、行うことであり、他のそれぞれの入力信
号についても、変換中に、他の入力信号の読み取りと出
力を行うことである。
、ＩＩＪ御部はただ変換終了を待つのではなく、他の処
理を行い、入力回路が変換終了した時に、変換されたデ
ータを読み取ることとすることにより、全体の処理時間
に、変換時間を含めることなく、変換時間により遅れる
ことのない装置とすることができる、 制御部が変換時間中に行う他の処理とは、他の入力信号
の読み取りを、行うことであり、他のそれぞれの入力信
号についても、変換中に、他の入力信号の読み取りと出
力を行うことである。
多数の変換を必要とする外部入力信号は、多数の入力回
路により取り込まれ、さらに、それぞれの入力回路は、
多数の外部入力信号を運搬し、これを変換する回路より
構成となっている。制御部は、これらの変換された入力
信号を順に読み取っていくが。１つの入力回路につき、
入力回路の１つの入力信号のみ読み取る方式、すなわち
、１つの入力回路のＮ００１の入力信号を読み取ると。
路により取り込まれ、さらに、それぞれの入力回路は、
多数の外部入力信号を運搬し、これを変換する回路より
構成となっている。制御部は、これらの変換された入力
信号を順に読み取っていくが。１つの入力回路につき、
入力回路の１つの入力信号のみ読み取る方式、すなわち
、１つの入力回路のＮ００１の入力信号を読み取ると。
次の入力回路のＮ００１の入力信号を読み取ってゆき、
全ての入力回路のＮ００１の入力信号を読み取り終える
とこんどはそれぞれの入力回路のＮＯ，２を読んでゆく
順番とすれば、それぞれの入力回路でＮｏ、１を読んで
から次のＮｏ、２を読むまで一定時間あくこととなり、
この時間内に変換を終わらせることとすることにより、
変換時間による処理の遅れをなくすることができる。
全ての入力回路のＮ００１の入力信号を読み取り終える
とこんどはそれぞれの入力回路のＮＯ，２を読んでゆく
順番とすれば、それぞれの入力回路でＮｏ、１を読んで
から次のＮｏ、２を読むまで一定時間あくこととなり、
この時間内に変換を終わらせることとすることにより、
変換時間による処理の遅れをなくすることができる。
以下、本発明の一実施例を第１−３図により説明する。
第１図にシステム構成図を示す、制御部１より各入力回
路３．４をそれぞれ選択信号により選択し、かつ、その
入力回路のＮｏ、１〜Ｎの入力端子を選び５選ばれた入
力信号のデータは、制御部へ伝送され、読み取られる。
路３．４をそれぞれ選択信号により選択し、かつ、その
入力回路のＮｏ、１〜Ｎの入力端子を選び５選ばれた入
力信号のデータは、制御部へ伝送され、読み取られる。
第１図の例では、入力回路は左より入力回路１＝アナロ
グ入力回路、入力回路２＝通常の変換無しの入力回路、
入力回路３．４はアナログ入力回路となっている。すな
わち、アナログ入力回路と通常の変換無しの入力回路は
位置を問わず、混在可能となっている。
グ入力回路、入力回路２＝通常の変換無しの入力回路、
入力回路３．４はアナログ入力回路となっている。すな
わち、アナログ入力回路と通常の変換無しの入力回路は
位置を問わず、混在可能となっている。
アナログ入力回路には、１つのＡ／Ｄ変換回路が内蔵さ
れており、制御より指定された入力Ｎ００１〜Ｎのアナ
ログ信号を１つ選び、これをアナログ信号から、ディジ
タル信号に変換し、このディジタルデータを制御部に送
る。しかし、このＡ／Ｄ変換は瞬時完了するものではな
く、ある一定時間必要なため、制御部より、読み取りた
い入力信号のＮＯｏを指定されたデータをすぐ制御部に
送り出すことができない、従来では、制御部にて変換終
了することとしていたが、本発明では、第２図に示すご
とく、制御部がアナログ変換中に、ただ待っているので
はなく、他の入力回路のデータの読み取りを行うことに
より時間のむだが無くなり、全体の処理時間が短縮でき
る。第２図は、動作の概略フローを示す、ある入力回路
のあるＮＯｏのデータを読むと同時に同回路の次のＮＯ
ｌの入力アナログ信号のＡ／Ｄ変換をハード的にスター
トをさせる。このＡ／Ｄ変換中に他の入力回路のデータ
を次々に、読み取ってゆき、一定時間後。
れており、制御より指定された入力Ｎ００１〜Ｎのアナ
ログ信号を１つ選び、これをアナログ信号から、ディジ
タル信号に変換し、このディジタルデータを制御部に送
る。しかし、このＡ／Ｄ変換は瞬時完了するものではな
く、ある一定時間必要なため、制御部より、読み取りた
い入力信号のＮＯｏを指定されたデータをすぐ制御部に
送り出すことができない、従来では、制御部にて変換終
了することとしていたが、本発明では、第２図に示すご
とく、制御部がアナログ変換中に、ただ待っているので
はなく、他の入力回路のデータの読み取りを行うことに
より時間のむだが無くなり、全体の処理時間が短縮でき
る。第２図は、動作の概略フローを示す、ある入力回路
のあるＮＯｏのデータを読むと同時に同回路の次のＮＯ
ｌの入力アナログ信号のＡ／Ｄ変換をハード的にスター
トをさせる。このＡ／Ｄ変換中に他の入力回路のデータ
を次々に、読み取ってゆき、一定時間後。
すなわち、変換がすでに完了している時に、変換された
データを制御部は読み取る。と同時に、また次のＮｏ、
の入力信号のＡ／Ｄ変換をスタートさせ同様に繰り返し
、入力回路中の最後のＮＯｏまで行う、この動作は、ど
の入力回路をとってみても同じ動作を行うこととできる
。
データを制御部は読み取る。と同時に、また次のＮｏ、
の入力信号のＡ／Ｄ変換をスタートさせ同様に繰り返し
、入力回路中の最後のＮＯｏまで行う、この動作は、ど
の入力回路をとってみても同じ動作を行うこととできる
。
第３図は、さらに詳細の動作フローを示す。第３図によ
り、さらに具体的に説明する。
り、さらに具体的に説明する。
本発明のポイントは多数の入力信号を読む順序を工夫し
たことにある。第３図に示すように、最初に、入力回路
１のＮｏ、ｌのデータ読み取り→入力回路２のＮｏ、１
のデータ読み取り→入力回路３のＮ００１のデータ読み
取りといった具合に。
たことにある。第３図に示すように、最初に、入力回路
１のＮｏ、ｌのデータ読み取り→入力回路２のＮｏ、１
のデータ読み取り→入力回路３のＮ００１のデータ読み
取りといった具合に。
各入力信号を読む方法として、入力回路内のＮ００１〜
Ｎｏ、Ｎまで１度に連続データを読み取るのではなく、
各入力回路のＩＮＯ，ずつ読み取ってゆく順序にするこ
とにより、第２図の機能は達成される。
Ｎｏ、Ｎまで１度に連続データを読み取るのではなく、
各入力回路のＩＮＯ，ずつ読み取ってゆく順序にするこ
とにより、第２図の機能は達成される。
例えば第３図の（例）にあるように、入力回路３のＮｏ
、１のデータを制御部が読み取った時点でＮＯ６２の入
力信号の変換をスタートさせ、制御部がＮ００３のデー
タを読み取りに来た時には変換完了しており待たずして
データを読み取ることができる。これは、どの入力回路
、どの入力信号をとっても同様の動作が可能となる。こ
の動作を完成させるには、 １、アナログ入力回路に、制御部がデータを読み取った
時点で、読んだＮｏ、の次のＮＯ９の入力信号をスター
トさせる機能を持つこと。
、１のデータを制御部が読み取った時点でＮＯ６２の入
力信号の変換をスタートさせ、制御部がＮ００３のデー
タを読み取りに来た時には変換完了しており待たずして
データを読み取ることができる。これは、どの入力回路
、どの入力信号をとっても同様の動作が可能となる。こ
の動作を完成させるには、 １、アナログ入力回路に、制御部がデータを読み取った
時点で、読んだＮｏ、の次のＮＯ９の入力信号をスター
トさせる機能を持つこと。
２．最初の変換スタートさせるために、制御部よりダミ
ーを最初読み取る動作をすることが必要である。
ーを最初読み取る動作をすることが必要である。
また、これらの入力回路は全部、変換を必要とするアナ
ログ入力回路である必要はなく、通常の変換時間の無い
入力回路でも大は小を兼ねるので動作上問題なく、これ
らの混在が可能である。
ログ入力回路である必要はなく、通常の変換時間の無い
入力回路でも大は小を兼ねるので動作上問題なく、これ
らの混在が可能である。
本実施例によれば、第３図に示すような制御部のデータ
読み取り順序にすれば、変換時間による全体の処理時間
の遅れをなくすることができる。
読み取り順序にすれば、変換時間による全体の処理時間
の遅れをなくすることができる。
また、シーケンサが装備している入力モジュールそれぞ
れの入力データは、シーケンサ内の演算制御上、同時性
が必要なため、−括して短時間に全入力データを読み取
らなければならない、したがって、入力データの読み取
り時間の制御、短縮化は、入力データの同時性が向上す
る方向となり、シーケンサの制御機能向上につながる。
れの入力データは、シーケンサ内の演算制御上、同時性
が必要なため、−括して短時間に全入力データを読み取
らなければならない、したがって、入力データの読み取
り時間の制御、短縮化は、入力データの同時性が向上す
る方向となり、シーケンサの制御機能向上につながる。
さらに、実際の読み取り時間等の具体的な数値例を言い
含めて、第４図を用いて実施例を説明する。第４図は、
構成としては、チャンネル１がらチャンネルｎをそれぞ
れ持った、変換必要な入力モジュール、変換不要な入力
モジュールが混在して合計Ｎ個の入力モジュールとなっ
ている。
含めて、第４図を用いて実施例を説明する。第４図は、
構成としては、チャンネル１がらチャンネルｎをそれぞ
れ持った、変換必要な入力モジュール、変換不要な入力
モジュールが混在して合計Ｎ個の入力モジュールとなっ
ている。
ＣＰＵは、本発明方式の順で入力データを読み取ってゆ
くが、入力モジュール数Ｎあるいは、入力モジュールが
保有するチャンネル数ｎ、そして変換、読み取り時間の
値によっては、チャンネル列ごとにタイマで変換を待つ
操作をしなければならない、すなわち、このタイマの時
間の値は。
くが、入力モジュール数Ｎあるいは、入力モジュールが
保有するチャンネル数ｎ、そして変換、読み取り時間の
値によっては、チャンネル列ごとにタイマで変換を待つ
操作をしなければならない、すなわち、このタイマの時
間の値は。
タイマー時間＝（変換時間＋読み取り時間）−（読み取
り時間×入カモジュ ール数） の式で表され、もし０になれば、タイマーは不要となる
。１例として。
り時間×入カモジュ ール数） の式で表され、もし０になれば、タイマーは不要となる
。１例として。
変換時間＝４５μｓ、読み取り時間＝５μｓ入カモジュ
ール数＝５個 であれば、タイマーはそれぞれ２５μｓとなる。
ール数＝５個 であれば、タイマーはそれぞれ２５μｓとなる。
したがって入力モジュール群の規模によって、タイマー
の値が変わってくる。もし、これらの入力モジュール群
の規模すなわち１人カモジュール数がいろいろフレキシ
ブルに変化するシステムであれば、シーケンスプログラ
ムから、入力の範囲を検知することにより入力の規模を
知り、これより、前記計算式によりタイマー値を決め、
入力モジュール内の変換終了した後、変換されたデータ
を読むようにすることとなる。
の値が変わってくる。もし、これらの入力モジュール群
の規模すなわち１人カモジュール数がいろいろフレキシ
ブルに変化するシステムであれば、シーケンスプログラ
ムから、入力の範囲を検知することにより入力の規模を
知り、これより、前記計算式によりタイマー値を決め、
入力モジュール内の変換終了した後、変換されたデータ
を読むようにすることとなる。
ちなみに、入力モジュール保有チャンネル数と変換、読
み取り時間が決まれば、最小の読み取り時間が次の式で
算出できる。（タイマー値〉０の場合） （入力モジュール群の読み取り時間の合計）＝（各入力
モジュール保有チャンネル数）×（変換時間＋読み取り
時間） ＋（読み取り時間Ｘ入力モジュール数）１例として 入力保有チャンネル数＝８ 人力モジュール数＝５ 変換時間＝４５μｓ 読み取り時間＝Ｓμｓ の場合、４２５μｓとなる。
み取り時間が決まれば、最小の読み取り時間が次の式で
算出できる。（タイマー値〉０の場合） （入力モジュール群の読み取り時間の合計）＝（各入力
モジュール保有チャンネル数）×（変換時間＋読み取り
時間） ＋（読み取り時間Ｘ入力モジュール数）１例として 入力保有チャンネル数＝８ 人力モジュール数＝５ 変換時間＝４５μｓ 読み取り時間＝Ｓμｓ の場合、４２５μｓとなる。
第４図のダミーの内容としては、各入力モジュールの最
後のチャンネルを本発明の入力データ読取り方式で読み
、各入力モジュールの最初のチャンネルについて入力を
取り込みＡ／Ｄ変換をスタートさせることにある。従っ
てダミーによりＡ／Ｄ変換スタートさせてから最初のチ
ャンネルのデータを読むまでの時間は、Ａ／Ｄ変換時間
＋読み取り時間＝５０μｓと、固定になる。ダミー中の
ＣＰＵの動作としては、最初容入カモジュールの最後の
チャンネルを読み取った後、タイマーにより時間調整し
ダミーの最初から５０μｓとなったところで各入力の最
初のチャンネルより、有効なデータとして読み取ってゆ
く、（第５図参照）先はどの４２５μｓの読み取り時間
は、ちょうど１つの変換必要な入力モジュールの各チャ
ンネルを全部読み取る時間となり、この時間は、タイマ
ーが入っているにしても、最低限度必要な時間であり、
これ以下の時間にすることは不可能である。
後のチャンネルを本発明の入力データ読取り方式で読み
、各入力モジュールの最初のチャンネルについて入力を
取り込みＡ／Ｄ変換をスタートさせることにある。従っ
てダミーによりＡ／Ｄ変換スタートさせてから最初のチ
ャンネルのデータを読むまでの時間は、Ａ／Ｄ変換時間
＋読み取り時間＝５０μｓと、固定になる。ダミー中の
ＣＰＵの動作としては、最初容入カモジュールの最後の
チャンネルを読み取った後、タイマーにより時間調整し
ダミーの最初から５０μｓとなったところで各入力の最
初のチャンネルより、有効なデータとして読み取ってゆ
く、（第５図参照）先はどの４２５μｓの読み取り時間
は、ちょうど１つの変換必要な入力モジュールの各チャ
ンネルを全部読み取る時間となり、この時間は、タイマ
ーが入っているにしても、最低限度必要な時間であり、
これ以下の時間にすることは不可能である。
同じ条件で従来方式では、入力モジュール５台のうち２
台が、変換を必要とするモジュールであったとすると、
入力データ読み取り時間合計は９２０μｓとなり１本発
明方式の倍になってしまっていた。
台が、変換を必要とするモジュールであったとすると、
入力データ読み取り時間合計は９２０μｓとなり１本発
明方式の倍になってしまっていた。
本発明によれば、変換時間を必要とする多数の外部入力
信号を入力しても、全体の処理時間が変換時間により遅
れることがなくなり、処理速度向上につながる。
信号を入力しても、全体の処理時間が変換時間により遅
れることがなくなり、処理速度向上につながる。
第１図は本発明の１実施例のシステム構成図、第２図は
本発明の動作概略フロー図、第３図は本発明の１実施例
の詳細フロー図、第４図は本発明の１実施例の読取状態
の説明図、第５図は本発明の１実施例の読取状態の詳細
説明図である。 １：制御部 ４：入力回路 ７：アナログ入力信号 ２
：入力データ ５ ：Ａ／Ｄ変換回路 ３：アナログ入
力回路 ６：入力回路選択信号第１図 モ ２ ｚ
本発明の動作概略フロー図、第３図は本発明の１実施例
の詳細フロー図、第４図は本発明の１実施例の読取状態
の説明図、第５図は本発明の１実施例の読取状態の詳細
説明図である。 １：制御部 ４：入力回路 ７：アナログ入力信号 ２
：入力データ ５ ：Ａ／Ｄ変換回路 ３：アナログ入
力回路 ６：入力回路選択信号第１図 モ ２ ｚ
Claims (1)
- １、多数の外部入力信号により制御を行い、変換時間を
必要とする入力モジュールを混在しても、読み取り時間
が同等レベルであることを特徴とするシーケンスコント
ローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112404A JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112404A JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283602A true JPH01283602A (ja) | 1989-11-15 |
| JP2749057B2 JP2749057B2 (ja) | 1998-05-13 |
Family
ID=14585808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112404A Expired - Lifetime JP2749057B2 (ja) | 1988-05-11 | 1988-05-11 | シーケンスコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2749057B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464950A (en) * | 1977-11-02 | 1979-05-25 | Hitachi Ltd | Data collector device |
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS6029805A (ja) * | 1983-07-22 | 1985-02-15 | Mitsubishi Electric Corp | プログラマブルコントロ−ラ |
-
1988
- 1988-05-11 JP JP63112404A patent/JP2749057B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464950A (en) * | 1977-11-02 | 1979-05-25 | Hitachi Ltd | Data collector device |
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS6029805A (ja) * | 1983-07-22 | 1985-02-15 | Mitsubishi Electric Corp | プログラマブルコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2749057B2 (ja) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 11 |