JPH01283837A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、導電部となりうる膜にサイドウオールを有
する半導体装置の製造方法に関するものである。

〔従来の技術〕

近年の半導体装置の進歩に伴い、高集積化・微細化が急
速に進んで、おり、これを実現するための構造・プロセ
ス等の種々の開発・改善が行われている。高集積化・微
細化を図るうえで、高精度なパターンの加工技術は不可
欠である。マスク合せによるパターンずれを排除し、自
己整合でパターンを形成できる技術がある。これは、リ
ソグラフィ技術として、代表的にはサブミクロン加工が
可能な反応性イオンエツチングが用いられ、その異方性
を利用して加工が行われる。このエツチングは、イオン
衝撃により被エツチング材の加工形状を比較的、自由に
制御できる反面、加工部に照射損傷を与えてしまう。こ
の照射損傷による影響は、パターンの微細化とともにそ
れによる問題が次第に顕在化するようになってきた。

第２図はこの種の従来の半導体装置の製造方法を示す図
である。以下、同図（ａ）〜（Ｃ）に示す要部の製造工
程に従って説明する。

まず、シリコン単結晶等よりなる半導体基板（１）（以
下、基板と称す）の−主面上の全面にゲート酸化膜（２
）、例えばシリコン酸化膜を熱酸化法等により薄く形成
する。この後、この上の全面に、ドープされた多結晶シ
リコン膜をＣＶＤ法等により所定膜厚に形成し、さらに
、この膜上に被着形成されるポジ型等のレジスト（図示
省略）にパターニングが施され、得られたレジストパタ
ーンをマスクに上記多結晶シリコン膜を選択的にエツチ
ング除去する。しかる後に、上記レジストパターンを除
去すると、パターン化された多結晶シリコン膜が得られ
、これがこの場合、ゲート電極（３）となるものである
（第２図（ａ））。

次いで、上記ゲート電極（３）を被覆するように上記ゲ
ート酸化膜（２）上の全面に、上記ゲート電極（３）の
側面部に一部を残存させるべき膜、この場合、シリコン
酸化膜（４）をＣＶＤ法等により所定膜厚に堆積させる
（第２図に））。

次に、反応性イオンエツチング（以下、ＲＬＥと称す）
等により、垂直方向に均一な除去が行われる異方性を利
用し、上記シリコン酸化膜（４）から上記ゲート酸化膜
（２）にわたりエツチング除去し、上記基板（１）、ゲ
ート電極（３）の各主面が露出されるようになす。これ
により、上記基板（１）上のゲート電極（３）の膜厚に
よる段差によって、その側面部と上記基板（１）、ゲー
ト電極（３）の各主面部との膜厚の差により、上記ゲー
ト電極（３）周辺の側面部に上記シリコン酸化膜（４）
の一部が残存し、いわゆるサイドウオール（５）が形成
される。これらサイドウオール（５）、ゲート電極（３
）の下には上記ゲート酸化膜（２）の一部が残存される
（第２図（Ｃ））。上記サイドウオール（５）の形成に
おいて、上記ゲート電極（３）を被覆して厚く形成され
ている上記シリコン酸化膜（４）の膜厚のバラツキを考
慮し、上記基板（１）、ゲート電極（３）の各主面部が
完全に露出されるように、また、上記各主面部との界面
で制御性良くエツチングを停止させることが困難である
ため、通常ＲＩＥによるオーバーエツチングが施される
ことになる。

ところで、上記基板（１）はこの後、上記ゲート電極（
３）とその側面部の上記サイドウオール（５）とを利用
して、その両側領域に不純物層、例えばソース、ドレイ
ンが形成され、さらに、所定工程を経ることにより半導
体装置に完成される。

〔発明が解決しようとする課題〕

従来の半導体装置の製造方法は以上のようであり、上に
ゲート電極（３）が設けられるゲート酸化膜（２）と、
上記ゲート電極（３）を覆うように設けられる厚いシリ
コン酸化膜（４）とにＲＩＥによる異方性のエツチング
が施され、上記ゲート電極（３）周辺の側面部にサイド
ウオール（５）が形成されるようになされる。このとき
、特に上記シリコン酸化膜（４）の膜厚のバラツキを考
慮し、露出されるべき上記基板（１）、ゲート電極（３
）の各主面部に、不要な上記シリコン酸化膜（４）、ゲ
ート酸化膜（２）が残存しないように、また、上記シリ
コン酸化膜（４）、ゲート酸化膜（２）が同一材質で、
それら界面でエツチングを停止させることが困難である
ことから、通常オーバーエツチングが行われる。そのた
め、上記基板（１）の主面の該当領域が露出した状態で
イオン衝撃による照射損傷を受けてしまい、第２図（Ｃ
）に示す如く、その領域にダメージ層（１０が形成され
る。このダメージ層αＱでは、積層欠陥等の損傷層の形
成や表面荒れ等の状態となり、これらによって、接合部
での高抵抗化やリーク電流の発生、生成された酸化膜の
耐圧劣化等の不具合を生じることになる。このように、
信頼性の損われたものになってしまうという問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、サイドウオールの形成に際し、基板の露出部
が照射損傷を受けるのが口壁され信頼性の高いものにで
きる半導体装置の製造方法を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置の製造方法は、半導体基板の
一主面上に絶縁層を介して導電部となりうる膜が形成さ
れ、この膜を被覆するように薄い耐酸化膜とこの上に酸
化可能膜とが形成される第１工程と、 異方性エツチングにより上記酸化可能膜を、その一部が
上記導電部となりうる膜の側面側に有する上記耐酸化膜
上の段差部に残存するように除去し、その残存した膜を
酸化により酸化膜に変化させる第２工程と、 上記酸化膜をマスクに上記耐酸化膜が選択的にエツチン
グ除去された後、残存した耐酸化膜、上記導電部となり
うる膜をマスクに上記絶縁層が所定エツチング液により
選択的に除去される第３工程 とを含むものである。

〔作用〕

この発明における酸化可能膜は、導電部となりうる膜の
側面部に形状制御性良く形成され、これが酸化膜に変化
されて薄い耐酸化膜のエツチングマスクとなる。しかる
後に、この耐酸化膜が選択的に除去された後の残存する
膜および上記導電部となりうる膜をマスクとして、基板
上に設けられる絶縁層が所定エツチング液により除去さ
れる。

これによって、上記導電部の側面部にサイドウオールが
形成される際に、上記絶縁層が除去される過程で、その
下の露出されるべき上記基板の主面部に照射損傷を与え
ることがなく、その影響が回避される作用を有する。

〔発明の実施例〕

以下、この発明の一実施例を図について説明する。なお
、従来の技術の説明と重複する部分は、適宜その説明を
省略する。第１図はこの発明ｉ　一実施例による半導体
装置の製造方法を示す図である。以下、同図（ａ）〜（
ｆ）に示す要部の製造工程に従って説明する。

まず、基板（１）上にゲート酸化膜（２）を介して導電
部となる膜、この場合、ゲート電極（３）が形成される
が、この工程までは第２図（ａ）に示す工程と同じであ
り、その説明は省略する（第１図（ａ））。

次に、上記ゲート電極（３）を被覆するように上記ゲー
ト酸化膜（２）上の全面に、耐酸化膜、例えばシリコン
窒化膜（６）をＣＶＤ法等により薄（形成した後、この
上の全面に酸化可能膜をＣＶＤ法等により上記ゲート電
極（３）とほぼ同じ膜厚程度に形成する。上記酸化可能
膜は、この場合、多結晶シリコン膜（７）であるが、非
晶質シリコン膜等であっても良い（第１図（ｂ））。

次に、ＲＩＥ等により、垂直方向に均一な除去が行われ
る異方性を利用し、上記多結晶シリコン膜（７）をエツ
チング除去し、上記シリコン窒化膜（６）の主面が露出
されるようになす。これにより、上記ゲート電極（３）
の膜厚による段差によって、その段差部における上記ゲ
ート電極（３）の側面側の上記多結晶シリコン膜（７）
の膜厚が大きくなり、主面部との膜厚の差によって、上
記ゲート電極（３）周辺の側面部の上記シリコン窒化膜
（６）上に形状制御性良く加工された上記多結晶シリコ
ン膜（７）の一部が残存する（第１図（Ｃ））。

なお、このとき、残存した多結晶シリコン膜（７）は、
その垂直方向の寸法が上記シリコン窒化膜（６）の主面
とほぼ同じとなるようにしたが、後述の工程の酸化等を
考慮し、上記多結晶シリコン膜（７）の形成膜厚、この
膜（７）の異方性エツチング時間等を適当に設定するこ
とにより、残存されるべき上記多結晶シリコン膜（７）
の一部が、必要に応じてその垂直方向および水平方向の
寸法が適当量となるように調整されても良い。

次に、上記基板（１）を、例えば１０００℃程度の酸素
雰囲気中等で酸化処理し、上記残存した多結晶シリコン
膜（７）の一部をシリコン酸化膜（８）に変化させる。

この部分は、上記シリコン酸化膜（８）に変化すルコと
で膨潤し、変化前に比べてその垂直方向、水平方向とも
に寸法が大きくなる。従って、この場合、上記シリコン
酸化膜（８）の上部では、上記ゲート電極（３）上の上
記シリコン窒化膜（６）の主面よりも所定量突出した状
態となる（第１図（ｄ））。なお、必要に応じて、この
突出した状態を緩和するため、衆知の平坦化処理により
上記シリコン酸化膜（８）の表面部を所定量除去するよ
うになしても良い。

次に、上記基板（１）を所定エツチング液、例えばリン
酸系エツチング液によりエツチングし、上記シリコン酸
化膜（８）をマスクに上記シリコン酸化膜（６ンを選択
的に除去する。これにより、上記ゲート電極（３）の主
面が露出されるとともに、上記ゲート酸化膜（２）の主
面が露出される。上記ゲート電極（３）の側面部に、上
記シリコン窒化膜（６）の一部、シリコン酸化膜（８）
による、いわゆるサイドウオール（９）が形成される。

この場合、上記サイドウオール（９）の断面形状は、Ｌ
状の上記シリコン酸化膜（６）の上部が上記ゲート電極
（３）とほぼ同−主面高さとなり、上記シリコン窒化膜
（６）の段差部における上記シリコン酸化膜（８）は、
垂直方向、水平方向とも上記シリコン窒化膜（６）より
突出する状態となっている（第１図（ｅ））。なお、上
記シリコン窒と膜（６）の除去は、この場合、ウェット
・エツチング法を用いており、これによる水平方向への
エツチングが進行するが、上記シリコン窒化膜（６）の
膜厚が小さ（、その影響は無視できる程度である。これ
に対し、ドライ・エツチング法を用い、下地の上記ゲー
ト酸化膜（２）が除去されないように、適当なエツチン
グ条件に設定されて上記シリコン窒化膜（６）が除去さ
れるようになされても良い。

次に、上記ゲート電極（３）、シリコン窒化膜（６）の
一部をマスクに所定エツチング液、例えばフッ酸系エツ
チング液によるエツチングを所定時間行う。

これにより、上記ゲート酸化膜（２）が選択的に除去さ
れて、上記基板（１）の主面が露出されるとともに、上
記シリコン酸化膜（８）の表面部が除去されて、その垂
直方向、水平方向にわたり膜位置が後退し、この場合、
上部が上記ゲート電極（３）、シリコン窒化膜（６）と
ほぼ同一の主面高さ、側部が上記シリコン窒化膜（６）
、ゲート酸化膜（２）とほぼ同一の側面位置となる。こ
のエツチングにおいても、垂直方向、水平方向の除去が
行われるが、上記ゲート酸化膜（２）は薄く形成されて
いるため、その影響はほとんど無視できる程度である（
第１図（ｆ））。

ところで、上記基板（１）はこの後、上記ゲート電極（
３）とその側面部の上記サイドウオール（９）とを利用
して、その両側領域に不純物層、例えばソース、ドレイ
ンが形成され、さらに、所定工程を経ることにより半導
体装置に完成される。

なお、上′記−実施例の説明において、ゲート電極（３
）の側面部にサイドウオール（９）が形成される場合に
ついて述べたが、上記ゲート電極（３）以外の他の電極
配線等の場合であっても良く、上記と同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば基板上に絶縁層を介し
て設けられる導電部となりうる膜を被覆するように薄い
耐酸化膜と酸化可能膜とが形成され、異方性エツチング
により上記導電部となりうる膜の側面側に残存せしめら
れた上記酸化可能膜の一部が酸化膜に変化され、これが
マスクとなって上記耐酸化膜が選択的にエツチング除去
される。

さらに、残存した上記耐酸化膜、上記導電部となりうる
膜をマスクに上記絶縁層が所定エツチング液により選択
的に除去されるようになされるため、上記絶縁層が除去
される際に、上記基板の主面への照射損傷の影響が回避
され、信頼性の高いものとなる効果を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はこの発明の一実施例の半導体装
置の製造方法を示す図、第２図（ａ）〜（Ｃ）は従来の
半導体装置の製造方法を示す図である。 図において、（１）は基板、（２）はゲート酸化膜、（
３）はゲート電極、（６）はシリコン窒化膜、（７）は
多結晶シリコン膜、（８）はシリコン酸化膜である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　半導体基板の一主面上に絶縁層を介して導電部となり
   うる膜が形成され、この膜を被覆するように薄い耐酸化
   膜とこの上に酸化可能膜とが形成される第１工程と、 異方性エッチングにより上記酸化可能膜を、その一部が
   上記導電部となりうる膜の側面側に有する上記耐酸化膜
   上の段差部に残存するように除去し、その残存した膜を
   酸化により酸化膜に変化させる第２工程と、 上記酸化膜をマスクに上記耐酸化膜が選択的にエッチン
   グ除去された後、残存した上記耐酸化膜、上記導電部と
   なりうる膜をマスクに上記絶縁層が所定エッチング液に
   より選択的に除去される第３工程 とを含む半導体装置の製造方法。