JPH01284036A - タイミング抽出回路 - Google Patents
タイミング抽出回路Info
- Publication number
- JPH01284036A JPH01284036A JP63112785A JP11278588A JPH01284036A JP H01284036 A JPH01284036 A JP H01284036A JP 63112785 A JP63112785 A JP 63112785A JP 11278588 A JP11278588 A JP 11278588A JP H01284036 A JPH01284036 A JP H01284036A
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- JP
- Japan
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- circuit
- signal
- clock
- flop
- data
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野り
本発明は符号化された信号からクロック信号を抽出する
タイミング抽出回路に関し、特に２値符号化されたＮ
ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号
からのタイミング抽出回路に関する。
タイミング抽出回路に関し、特に２値符号化されたＮ
ＲＺ （Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号
からのタイミング抽出回路に関する。
（従来の技術）
上記タイミング抽出回路は、同軸ケーブルや元ファイバ
を介して信号伝送を行う場合に広く用いられている。（
参考文献二金子尚志著「ＰＣＭ通信の技術ＪＰＰ、８４
〜８８．産報、１９７６年） 第２図は元ファイバを用いたデータリンク端局の例を示
す図である。
を介して信号伝送を行う場合に広く用いられている。（
参考文献二金子尚志著「ＰＣＭ通信の技術ＪＰＰ、８４
〜８８．産報、１９７６年） 第２図は元ファイバを用いたデータリンク端局の例を示
す図である。
元ファイバ３０を介して伝送されてきた光信号は、光受
信器３２によって電気信号に変換されて入力信号３９と
なる。タイミング抽出回路３３はこの入力信号３９より
データ信号３５とクロック信号３６に抽出する。抽出し
た信号は符号化復号化回路３７によって信号処理回路３
８の入出力信号に適合する形式に変換される。処理後の
信号は、再び符号化復号化回路３７によつて符号化され
て出力信号２９となる。
信器３２によって電気信号に変換されて入力信号３９と
なる。タイミング抽出回路３３はこの入力信号３９より
データ信号３５とクロック信号３６に抽出する。抽出し
た信号は符号化復号化回路３７によって信号処理回路３
８の入出力信号に適合する形式に変換される。処理後の
信号は、再び符号化復号化回路３７によつて符号化され
て出力信号２９となる。
そして光送信器３４により−ｙｔ、信号に変換され。
゛光フアイバ３１に介して次の端局に送出される。
第３図はタイミング抽出回路３３の従来例を示す図であ
る。
る。
信号入力端子１は、第２図の入力信号３９′ｆ：受信す
る端子である。入力信号３９は、微分回路１９を介して
全波整流回路２０に入力されクロック成分を含む信号に
変換される。
る端子である。入力信号３９は、微分回路１９を介して
全波整流回路２０に入力されクロック成分を含む信号に
変換される。
タンク回路４は水晶や表面弾性波素子より構成されたバ
ンドパスフィルタである。このフィルタの共振周波数は
クロック信号の周波数に一致させである。タンク回路４
１こよって抽出され次クロック信号は振幅が小さいため
アンプ５で増幅してロジック信号ｉＩ＠＋こする。アン
プ５の出力信号は、遅延回路２１を介してクロック出力
端子１５から出力される。これは第２図のクロック信号
３６に相当する。
ンドパスフィルタである。このフィルタの共振周波数は
クロック信号の周波数に一致させである。タンク回路４
１こよって抽出され次クロック信号は振幅が小さいため
アンプ５で増幅してロジック信号ｉＩ＠＋こする。アン
プ５の出力信号は、遅延回路２１を介してクロック出力
端子１５から出力される。これは第２図のクロック信号
３６に相当する。
このクロック信号はＤ形フリップフロップ２のクロック
入力端子にも入力され、データ信号４Ｏと同期をとる九
めメこ用いられる。
入力端子にも入力され、データ信号４Ｏと同期をとる九
めメこ用いられる。
第５図はＤ形フリップフロップ２の入力のデータ信号４
０とクロック信号４１と同期データ信号４２のタイミン
グ状態の一例全示す図である。
０とクロック信号４１と同期データ信号４２のタイミン
グ状態の一例全示す図である。
データ信号４０とクロック信号４１の位相が第５図■で
示されるようにクロック信号４１の１０”→”ｌ″への
変化点がデータ信号４０のジッタを含む部分を識別する
と、同期データ信号４２はエラーを発生するので第５図
の■で示されるようにクロック信号４１の′０″→″ｌ
″への変化点は、データ信号４０のアイの開口幅の中止
（Ａ点〕に調整される必要がある。このとき位相余裕は
最大となりその値は、アイの開口幅の半分であり、その
調整がアイの開口幅の中心からずれると、そのずれ量分
、位相余裕は減少する。
示されるようにクロック信号４１の１０”→”ｌ″への
変化点がデータ信号４０のジッタを含む部分を識別する
と、同期データ信号４２はエラーを発生するので第５図
の■で示されるようにクロック信号４１の′０″→″ｌ
″への変化点は、データ信号４０のアイの開口幅の中止
（Ａ点〕に調整される必要がある。このとき位相余裕は
最大となりその値は、アイの開口幅の半分であり、その
調整がアイの開口幅の中心からずれると、そのずれ量分
、位相余裕は減少する。
したがって遅延回路２１は、アンプ５の出力クロック信
号４１の位相とＤ形フリップフロップ２０入力端子での
データ信号４０の位相とが第５図Ｏ■のように調整され
る。
号４１の位相とＤ形フリップフロップ２０入力端子での
データ信号４０の位相とが第５図Ｏ■のように調整され
る。
クロックと同期したデータ４２は、データ出力端子３に
出力される。この信号は第２図のデータ信号３５に相当
する。
出力される。この信号は第２図のデータ信号３５に相当
する。
（発明が解決しようとする課題）
以上のように従来のタイミング抽出回路は遅延回路２１
によってＤ形フリップフロップ２０入力端子におけるデ
ータ信号４０とクロック信号４１との位相関係全調整す
る必要がある。
によってＤ形フリップフロップ２０入力端子におけるデ
ータ信号４０とクロック信号４１との位相関係全調整す
る必要がある。
このようなタイミング抽出回路では、クロック周波数が
１（ＪＯＭＨｚのとき遅延回路２１の遅延量は最大ＩＵ
ｎｓｅｃになる。
１（ＪＯＭＨｚのとき遅延回路２１の遅延量は最大ＩＵ
ｎｓｅｃになる。
ところが遅延回路２１に入力されたパルスの立上り立下
り時間は遅延回路２１の帯域制限の影響で各々３ ｎ
ｓｅｃ ８反省化する。この劣化したパルスは、Ｄ形フ
リップフロップ２０入力端子に入って、フリッププロッ
プ内部の基準電圧によＶ識別されるが、基準電圧は電源
電圧や周囲温度の影響により変化する。
り時間は遅延回路２１の帯域制限の影響で各々３ ｎ
ｓｅｃ ８反省化する。この劣化したパルスは、Ｄ形フ
リップフロップ２０入力端子に入って、フリッププロッ
プ内部の基準電圧によＶ識別されるが、基準電圧は電源
電圧や周囲温度の影響により変化する。
したがって識別点の時間変動が生じるが、この変化量は
、パルスの立上り、立下り時間が長くなるほど顕著にな
る。すなわち、立上り、立下り時間の長いパルスがＤ形
フリップフロップ２のクロック入力端子に入ると、デー
タ信号４０とクロック信号４１の相互の位相関係が変化
してしまう。そのためデータ信号４０とクロック信号４
１の位相関係の調整が難しくなり、位相余裕が狭くなる
という欠点がある。
、パルスの立上り、立下り時間が長くなるほど顕著にな
る。すなわち、立上り、立下り時間の長いパルスがＤ形
フリップフロップ２のクロック入力端子に入ると、デー
タ信号４０とクロック信号４１の相互の位相関係が変化
してしまう。そのためデータ信号４０とクロック信号４
１の位相関係の調整が難しくなり、位相余裕が狭くなる
という欠点がある。
本発明の目的は上記入点ｆ：解決するもので、位相余裕
全劣化させることのないタイミング抽出回路を提供する
ことにある。
全劣化させることのないタイミング抽出回路を提供する
ことにある。
（課題を解決する九めの手段）
前記目的全達成するために本発明によるタイミング抽出
回路は可変遅延回路を有し、入力信号の”υ”から１１
″および１′１ｎから′０″への符号変換点を検出して
クロック成分を含んだ信号に変換する回路と、前記クロ
ック成分を抽出するタンク回路と、前記タンク回路から
のクロック信号？増幅するアンプと、前記アンプからの
クロックに入力信号を同期させるＤ形フリップフロップ
とからなり、前記可変遅延回路の遅延量の調整によって
前記フリップフロップのデータ入力端子における入力信
号とクロック入力端子におけるクロック信号との位相関
係を調整できるように構成しである。
回路は可変遅延回路を有し、入力信号の”υ”から１１
″および１′１ｎから′０″への符号変換点を検出して
クロック成分を含んだ信号に変換する回路と、前記クロ
ック成分を抽出するタンク回路と、前記タンク回路から
のクロック信号？増幅するアンプと、前記アンプからの
クロックに入力信号を同期させるＤ形フリップフロップ
とからなり、前記可変遅延回路の遅延量の調整によって
前記フリップフロップのデータ入力端子における入力信
号とクロック入力端子におけるクロック信号との位相関
係を調整できるように構成しである。
（作用効果）
前記構成によって、Ｄ形フリップフロップの入力端子に
おけるデータ信号とクロック信号の位相全データ信号の
アイの開口幅の中心にクロック信号の０″から′１″へ
の変化点に合せるように可変遅延回路を調整すれば１位
相余裕を最大にとることができる。
おけるデータ信号とクロック信号の位相全データ信号の
アイの開口幅の中心にクロック信号の０″から′１″へ
の変化点に合せるように可変遅延回路を調整すれば１位
相余裕を最大にとることができる。
（実施例）
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は１本発明によるタイミング抽出回路の一実施例
全示す図である。
全示す図である。
信号入力端子１は、Ｄ形フリップフロップ２のデータ入
力端子と符号変換点検出回路６の入力端子にそれぞれ接
続されてｈる。符号変換点検出回路６は、論理和回路２
６と可変遅延回路２７と排他的論理和回路２８とで構成
しである。
力端子と符号変換点検出回路６の入力端子にそれぞれ接
続されてｈる。符号変換点検出回路６は、論理和回路２
６と可変遅延回路２７と排他的論理和回路２８とで構成
しである。
論理和回路２６の差動出力信号の一方と可変遅延回路２
７全通過した他方の差動出力信号が排他的論理和回路２
８の２つの入力端子にそれぞれ入力される。排他的論理
和回路２８の出力信号（すなわち、符号変換点検出回路
６の出力信号）はタンク回路４に入力され、クロック成
分が抽出される。抽出されたクロック成分はアンプ５で
増幅される。
７全通過した他方の差動出力信号が排他的論理和回路２
８の２つの入力端子にそれぞれ入力される。排他的論理
和回路２８の出力信号（すなわち、符号変換点検出回路
６の出力信号）はタンク回路４に入力され、クロック成
分が抽出される。抽出されたクロック成分はアンプ５で
増幅される。
アンプ５の出力はＤ形フリップフロップ２とクロック出
力為子１５に導びかれる。
力為子１５に導びかれる。
Ｄ形フリップフロップ２は、データ信号４ｏとクロック
信号４１の同期をとり同期出力信号４２をデータ出力端
子３から出力する。
信号４１の同期をとり同期出力信号４２をデータ出力端
子３から出力する。
ここでＤ形フリップフロップ２の入力端子におけるデー
タ信号４０１こ対するクロック信号４１の位相は、符号
変換点検出回路６の可変遅延回路２７の遅延量の変化に
従って変わる。
タ信号４０１こ対するクロック信号４１の位相は、符号
変換点検出回路６の可変遅延回路２７の遅延量の変化に
従って変わる。
第４図は可変遅延回路２７の遅延量の変化量に対するク
ロックの位相変化量の一例を示す図である。
ロックの位相変化量の一例を示す図である。
特性直線は可変遅延回路２７の遅延量が１ ｎ５ｅｃの
ときクロックの位相変位を０にとったときのクロックの
位相の変化量である。この特性図から明らかなように可
変遅延回路２７の遅延量は、はぼデータ信号４０のパル
ス幅に等しい値まで可変できる。
ときクロックの位相変位を０にとったときのクロックの
位相の変化量である。この特性図から明らかなように可
変遅延回路２７の遅延量は、はぼデータ信号４０のパル
ス幅に等しい値まで可変できる。
したがって可変遅延回路２７の遅延量を変化させること
によりＤ形フリップフロップ２の入力端子におけるデー
タ信号４０とクロック信号４１の位相全第５図の■のよ
うに調整できる。
によりＤ形フリップフロップ２の入力端子におけるデー
タ信号４０とクロック信号４１の位相全第５図の■のよ
うに調整できる。
本実施例における第４図の特性図は入力信号のクロック
周波数ｉ１ＵＯＭＨｚとし、Ｄ形フリップフロップ２と
してＥＣＬ ＩＣＣ）ＭＯＬＯＨＩ ３１ （モトロ
ーラｉ）、論理和回路２６とｔ、てＥｃＬ ＩＣのＭ
Ｃｌ０ＨＩ（３１，そして排他的論理和回路には、ＥＣ
ＬＩＣのＭＣ１０Ｈ１０７全用いた場合である。ｏｆ変
遅延回路２７は最大遅延５ｋ １０ ｎ５ｅｃｃｌｑＫ
遅延線とした。
周波数ｉ１ＵＯＭＨｚとし、Ｄ形フリップフロップ２と
してＥＣＬ ＩＣＣ）ＭＯＬＯＨＩ ３１ （モトロ
ーラｉ）、論理和回路２６とｔ、てＥｃＬ ＩＣのＭ
Ｃｌ０ＨＩ（３１，そして排他的論理和回路には、ＥＣ
ＬＩＣのＭＣ１０Ｈ１０７全用いた場合である。ｏｆ変
遅延回路２７は最大遅延５ｋ １０ ｎ５ｅｃｃｌｑＫ
遅延線とした。
Ｄ形フリップフロップの入力端子においてデータ信号４
０とクロック信号４１との位相を第５図の■の状態にな
るように可変遅延回路２７を調整した結果、３ｎｓｅｃ
が適当であった。
０とクロック信号４１との位相を第５図の■の状態にな
るように可変遅延回路２７を調整した結果、３ｎｓｅｃ
が適当であった。
このとき、データ信号４０に対するクロック信号４１の
位相余裕は３，５ｎｓｅｃとなった。これは調整しない
時の位相余裕１ｎｓｅｃに比べて３倍以上の余裕となっ
た。
位相余裕は３，５ｎｓｅｃとなった。これは調整しない
時の位相余裕１ｎｓｅｃに比べて３倍以上の余裕となっ
た。
（発明の効果）
以上、説明したように１本発明は可変遅延回路を備えた
符号変換点検出回路を用いることにより１００ＭＨ２以
上のクロック周波数のタイミング抽出回路において、ク
ロック波形の立上り、立下り時間の劣化を防止できる。
符号変換点検出回路を用いることにより１００ＭＨ２以
上のクロック周波数のタイミング抽出回路において、ク
ロック波形の立上り、立下り時間の劣化を防止できる。
したがってクロックとデータとの位相関係の調整が容易
となり、位相余裕が稼げるという効果がある。
となり、位相余裕が稼げるという効果がある。
第１図は本発明によるタイミング抽出回路の実施例２示
す図、第２図は元ファイバを用いたデータリンク端局の
構成例全示す図、第３図は。 従来のタイミング抽出回路の揖成を示す図、第４図は可
変遅延回路の遅延量に対するクロックの位相変化量の一
例を示す図、第５図はＤ形フリップフロップのデータと
クロックのタイミングダイヤグラムの一例を示す図であ
る。 ｌ・・・信号入力抱子 ２・・・Ｄ形フリップフロップ ３・・・データ出力端子 ４・・・タンク回路５・・
・アンプ ６・・・符号変換点検出回路１５・・・ク
ロック出力端子 １９・・・微分回路２０・・・両波
整流回路 ２１・・・遅延回路２６・・・論理和回路
２７・・・可変遅延回路２８・・・排他的論理和
回路 ２９・・・出力信号３０．３１・・・元ファイ
ノく ３２・・・光送受信器 ３３・・・タイミング抽出回路 ３４・・・光送信器３
５・・・データ信号 ３６・・・クロック信号３７
・・・符号化・復号化回路 ３８・・・信号処理回路 ３９・・・入力信号４０・
・・データ信号 ４１・・・クロック信号４２・・・
同期データ信号 特許出願人 日本電気株式会社
す図、第２図は元ファイバを用いたデータリンク端局の
構成例全示す図、第３図は。 従来のタイミング抽出回路の揖成を示す図、第４図は可
変遅延回路の遅延量に対するクロックの位相変化量の一
例を示す図、第５図はＤ形フリップフロップのデータと
クロックのタイミングダイヤグラムの一例を示す図であ
る。 ｌ・・・信号入力抱子 ２・・・Ｄ形フリップフロップ ３・・・データ出力端子 ４・・・タンク回路５・・
・アンプ ６・・・符号変換点検出回路１５・・・ク
ロック出力端子 １９・・・微分回路２０・・・両波
整流回路 ２１・・・遅延回路２６・・・論理和回路
２７・・・可変遅延回路２８・・・排他的論理和
回路 ２９・・・出力信号３０．３１・・・元ファイ
ノく ３２・・・光送受信器 ３３・・・タイミング抽出回路 ３４・・・光送信器３
５・・・データ信号 ３６・・・クロック信号３７
・・・符号化・復号化回路 ３８・・・信号処理回路 ３９・・・入力信号４０・
・・データ信号 ４１・・・クロック信号４２・・・
同期データ信号 特許出願人 日本電気株式会社
Claims (1)
- 可変遅延回路を有し、入力信号の“０”から“１”およ
び“１”から“０”への符号変換点を検出してクロック
成分を含んだ信号に変換する回路と、前記クロック成分
を抽出するタンク回路と、前記タンク回路からのクロッ
ク信号を増幅するアンプと、前記アンプからのクロック
に入力信号を同期させるＤ形フリップフロップとからな
り、前記可変遅延回路の遅延量の調整によつて前記フリ
ップフロップのデータ入力端子における入力信号とクロ
ック入力端子におけるクロック信号との位相関係を調整
できるように構成したことを特徴とするタイミング抽出
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112785A JPH01284036A (ja) | 1988-05-10 | 1988-05-10 | タイミング抽出回路 |
| EP89304733A EP0342010B1 (en) | 1988-05-10 | 1989-05-10 | Digital signal regenerator |
| US07/349,641 US5197082A (en) | 1988-05-10 | 1989-05-10 | Digital signal regenerator |
| DE89304733T DE68911584T2 (de) | 1988-05-10 | 1989-05-10 | Digitaler Signalregenerator. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112785A JPH01284036A (ja) | 1988-05-10 | 1988-05-10 | タイミング抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01284036A true JPH01284036A (ja) | 1989-11-15 |
Family
ID=14595447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112785A Pending JPH01284036A (ja) | 1988-05-10 | 1988-05-10 | タイミング抽出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5197082A (ja) |
| EP (1) | EP0342010B1 (ja) |
| JP (1) | JPH01284036A (ja) |
| DE (1) | DE68911584T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2681747B1 (fr) * | 1991-09-20 | 1993-11-05 | Thomson Csf | Dispositif de restitution d'horloge utilisant un filtre a onde de surface. |
| JPH0831847B2 (ja) * | 1991-10-09 | 1996-03-27 | 株式会社ネットワークサプライ | ディジタル信号中継伝送装置 |
| JP2563156B2 (ja) * | 1992-09-22 | 1996-12-11 | インダストリアル テクノロジー リサーチ インスティチュート | クロック再生回路 |
| WO1995001021A1 (en) * | 1993-06-25 | 1995-01-05 | Xircom, Incorporated | Nrz clock recovery with instant lock |
| FR2720852B1 (fr) * | 1994-06-01 | 1996-08-02 | Matra Mhs | Dispositif de détection de transition engendrant une impulsion de durée variable. |
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| KR100342567B1 (ko) * | 1999-12-30 | 2002-07-04 | 윤종용 | 트랜스패런시를 확보한 광 교차-접속 장치 |
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| US6472913B2 (en) | 2001-01-26 | 2002-10-29 | Oki Electric Industry Co., Ltd | Method and apparatus for data sampling |
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