JPH0128511B2 - - Google Patents
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- JPH0128511B2 JPH0128511B2 JP56153729A JP15372981A JPH0128511B2 JP H0128511 B2 JPH0128511 B2 JP H0128511B2 JP 56153729 A JP56153729 A JP 56153729A JP 15372981 A JP15372981 A JP 15372981A JP H0128511 B2 JPH0128511 B2 JP H0128511B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- storage
- charge
- memory
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は電荷蓄積型半導体記憶装置（消去、書
込み可能な読み出し専用メモリであるので以下
EPROMと略記する）のスクリーニング方法に関
するものである。
込み可能な読み出し専用メモリであるので以下
EPROMと略記する）のスクリーニング方法に関
するものである。
EPROMの記憶機構は一般的に電界効果トラン
ジスタ（以下FETと略記）のチヤンネル上部に
電荷蓄積部位を設け、これに電荷を蓄積すること
によりスレツシユホールド電圧を変化させて行
う。これを実現する代表的なFETには、普通の
FETの基板とゲート電極間に電気的には他回路
から絶縁されたフローテイングゲートと呼ばれる
電荷蓄積部位を設けたものと、同様な場所が酸化
シリコン層と窒化シリコン層で形成されその界面
のトラツプ準位を電荷蓄積部位とするものがあ
る。両者の構造はかなり異なるが、基本的な記憶
メカニズム、消去メカニズムは同じであるので以
下の説明では主に前者について述べる。
ジスタ（以下FETと略記）のチヤンネル上部に
電荷蓄積部位を設け、これに電荷を蓄積すること
によりスレツシユホールド電圧を変化させて行
う。これを実現する代表的なFETには、普通の
FETの基板とゲート電極間に電気的には他回路
から絶縁されたフローテイングゲートと呼ばれる
電荷蓄積部位を設けたものと、同様な場所が酸化
シリコン層と窒化シリコン層で形成されその界面
のトラツプ準位を電荷蓄積部位とするものがあ
る。両者の構造はかなり異なるが、基本的な記憶
メカニズム、消去メカニズムは同じであるので以
下の説明では主に前者について述べる。
第１図はEPROMの記憶素子の断面図であり、
フローテイングゲートFGを持つFETでできてい
る。フローテイングゲートFGに電荷が蓄積され
ていない状態は情報が書かれていないことに対応
する。このとき第２図のゲート電圧VGS―ドレー
ン電流IDS特性図ではVGS―IDS特性が１の状態にあ
り、スレツシユホールド電圧Vth1は小さい。情報
の書き込みは何らかの手段でフローテイングゲー
トFGに電荷（エレクトロン）を蓄積させ（たと
えば、ドレーンＤとゲートＧに高電圧を印加し、
アバランシエ降伏でホツトエレクトロンを作り、
これをフローテイングゲートに注入する）て行
う。蓄積された電荷の影響によつて、書き込み後
のVGS―IDS特性は第２図の２の状態に推移し、ス
レツシユホールド電圧Vth2は大きくなる。フロー
テイングゲートは周囲が絶縁層Ｉで覆われて他の
電極とつながつていないため、一度蓄積された電
荷はフローテイングゲートFGに残り記憶情報は
保持されたままとなる。記憶情報の読み出しはゲ
ートＧに適当な電圧、第２図の読み出しゲート電
圧VRを印加しドレーン電流IDSの有無をセンスア
ンプで判定することで行う。たとえば、情報が書
かれていない記憶素子では読み出しゲート電圧
VRはスレツシユホールド電圧Vth1より大きいた
めドレーン電流IDSは流れ、情報が書かれている
記憶素子では読み出しゲート電圧VRはスレツシ
ユホールド電圧Vth2より小さくドレーン電流IDSは
流れない。また、記憶情報の消去は、フローテイ
ングゲートFGに蓄積されている電荷を放電させ
ればよく、蓄積電荷に紫外線を照射して、これに
絶縁層Ｉの電位障壁を乗り越えるに十分なエネル
ギーを与え放電させたり、またはゲートＧに高電
圧を印加して蓄積電荷を放電させたりする方法が
とられている。
フローテイングゲートFGを持つFETでできてい
る。フローテイングゲートFGに電荷が蓄積され
ていない状態は情報が書かれていないことに対応
する。このとき第２図のゲート電圧VGS―ドレー
ン電流IDS特性図ではVGS―IDS特性が１の状態にあ
り、スレツシユホールド電圧Vth1は小さい。情報
の書き込みは何らかの手段でフローテイングゲー
トFGに電荷（エレクトロン）を蓄積させ（たと
えば、ドレーンＤとゲートＧに高電圧を印加し、
アバランシエ降伏でホツトエレクトロンを作り、
これをフローテイングゲートに注入する）て行
う。蓄積された電荷の影響によつて、書き込み後
のVGS―IDS特性は第２図の２の状態に推移し、ス
レツシユホールド電圧Vth2は大きくなる。フロー
テイングゲートは周囲が絶縁層Ｉで覆われて他の
電極とつながつていないため、一度蓄積された電
荷はフローテイングゲートFGに残り記憶情報は
保持されたままとなる。記憶情報の読み出しはゲ
ートＧに適当な電圧、第２図の読み出しゲート電
圧VRを印加しドレーン電流IDSの有無をセンスア
ンプで判定することで行う。たとえば、情報が書
かれていない記憶素子では読み出しゲート電圧
VRはスレツシユホールド電圧Vth1より大きいた
めドレーン電流IDSは流れ、情報が書かれている
記憶素子では読み出しゲート電圧VRはスレツシ
ユホールド電圧Vth2より小さくドレーン電流IDSは
流れない。また、記憶情報の消去は、フローテイ
ングゲートFGに蓄積されている電荷を放電させ
ればよく、蓄積電荷に紫外線を照射して、これに
絶縁層Ｉの電位障壁を乗り越えるに十分なエネル
ギーを与え放電させたり、またはゲートＧに高電
圧を印加して蓄積電荷を放電させたりする方法が
とられている。
ところで、蓄積電荷がリークした場合、第２図
のVGS―IDS特性は３の状態になり、スレツシユホ
ールド電圧Vth3は読み出しゲート電圧VRよりも
小さくなる。そして、ドレーン電流IDSが流れは
じめ、これがセンスアンプで検出できる程度にな
れば書き込まれた情報が失われたことになる。こ
の時点が記憶素子の寿命である。普通、この寿命
は数10年以上に設計されている。
のVGS―IDS特性は３の状態になり、スレツシユホ
ールド電圧Vth3は読み出しゲート電圧VRよりも
小さくなる。そして、ドレーン電流IDSが流れは
じめ、これがセンスアンプで検出できる程度にな
れば書き込まれた情報が失われたことになる。こ
の時点が記憶素子の寿命である。普通、この寿命
は数10年以上に設計されている。
ところが、絶縁層Ｉに欠陥がある場合とか不純
物が含まれているときには通常のリークよりも早
く蓄積電荷がリークし、記憶寿命は短くなる。ま
た、フローテイングゲートFGの表面形状に異常
突起があるようなときには書き込み時の蓄積電荷
量が正常のものに比べ少く、それだけ記憶寿命は
短くなる。本発明の対象とするスクリーニングの
目的は記憶寿命を短くするこれら欠陥品や異常品
をあらかじめ非破壊で検出することにある。
物が含まれているときには通常のリークよりも早
く蓄積電荷がリークし、記憶寿命は短くなる。ま
た、フローテイングゲートFGの表面形状に異常
突起があるようなときには書き込み時の蓄積電荷
量が正常のものに比べ少く、それだけ記憶寿命は
短くなる。本発明の対象とするスクリーニングの
目的は記憶寿命を短くするこれら欠陥品や異常品
をあらかじめ非破壊で検出することにある。
従来行われてきたスクリーニングは要約すると
第７図のような方法であつた。まず、記憶素子
FETのスレツシユホールド電圧を観察しながら、
これが第１の基準電圧V1を越えるまでフローテ
イングゲートFGに電荷を注入蓄積する。多数の
記憶素子FETからなる記憶装置を考えた場合、
実際には各記憶素子FETのスレツシユホールド
電圧は若干ばらつきがあり、第７図の初期t0軸上
のような分布をする。その後、高温環境に放置し
蓄積電荷のリーク現象を加速する。そして再び、
各記憶素子FETのスレツシユホールド電圧をチ
エツクし、これが第２の基準電圧V2より大きけ
れば正常、小さければ異常品と判定する。第７図
のt1軸は高温環境放置後の各記憶素子FETのスレ
ツシユホールド電圧分布を示したものであるが、
正常記憶素子FETのスレツシユホールド電圧の
減少は減少特性Ｃのように僅であるのに対し、リ
ーク速度の速い欠陥記憶素子FETのスレツシユ
ホールド電圧減少は減少特性F′のように大きい。
第２の基準電圧V2はこれらを区別するのに適し
た電圧とする。
第７図のような方法であつた。まず、記憶素子
FETのスレツシユホールド電圧を観察しながら、
これが第１の基準電圧V1を越えるまでフローテ
イングゲートFGに電荷を注入蓄積する。多数の
記憶素子FETからなる記憶装置を考えた場合、
実際には各記憶素子FETのスレツシユホールド
電圧は若干ばらつきがあり、第７図の初期t0軸上
のような分布をする。その後、高温環境に放置し
蓄積電荷のリーク現象を加速する。そして再び、
各記憶素子FETのスレツシユホールド電圧をチ
エツクし、これが第２の基準電圧V2より大きけ
れば正常、小さければ異常品と判定する。第７図
のt1軸は高温環境放置後の各記憶素子FETのスレ
ツシユホールド電圧分布を示したものであるが、
正常記憶素子FETのスレツシユホールド電圧の
減少は減少特性Ｃのように僅であるのに対し、リ
ーク速度の速い欠陥記憶素子FETのスレツシユ
ホールド電圧減少は減少特性F′のように大きい。
第２の基準電圧V2はこれらを区別するのに適し
た電圧とする。
しかし、上記した従来のスクリーニング方法に
は次のような欠点があつた。
は次のような欠点があつた。
第１の欠点はまず、一つの記憶装置にある各記
憶素子FETのスレツシユホールド電圧を第１の
基準電圧V1を越えるまで書き込みパルスを加え
る必要があり、この書き込み手順ないし操作が繁
雑であつた。
憶素子FETのスレツシユホールド電圧を第１の
基準電圧V1を越えるまで書き込みパルスを加え
る必要があり、この書き込み手順ないし操作が繁
雑であつた。
第２の欠点は一つの記憶装置にある各記憶素子
FETのスレツシユホールド電圧を強性的に第１
の基準電圧V1とほぼ等しい値にそろえる結果、
書き込み効率の異常に低い記憶素子を検出できな
い点である。通常の書き込み操作はメーカ指定の
書き込みパルスを１回だけ印加して行つており、
スレツシユホールド電圧を監視しながら行つては
いない。従つて上記書き込み不良品を見逃す恐れ
があることは大きな欠点であつた。
FETのスレツシユホールド電圧を強性的に第１
の基準電圧V1とほぼ等しい値にそろえる結果、
書き込み効率の異常に低い記憶素子を検出できな
い点である。通常の書き込み操作はメーカ指定の
書き込みパルスを１回だけ印加して行つており、
スレツシユホールド電圧を監視しながら行つては
いない。従つて上記書き込み不良品を見逃す恐れ
があることは大きな欠点であつた。
第３の欠点は、記憶素子FETのスレツシユホ
ールド電圧を第１の基準電圧V1及び第２の基準
電圧V2と大小比較するための特別なチエツク回
路が必要であり、これを記憶装置に組込んである
点であつた。一般に半導体集積回路の記憶装置は
回路構成が必要最小限であることが歩留向上、ひ
いては製品価格の低減の面から重要なことであ
り、スクリーニングのための特別なチエツク回路
を同一チツプに構成することは大きな欠点であつ
た。
ールド電圧を第１の基準電圧V1及び第２の基準
電圧V2と大小比較するための特別なチエツク回
路が必要であり、これを記憶装置に組込んである
点であつた。一般に半導体集積回路の記憶装置は
回路構成が必要最小限であることが歩留向上、ひ
いては製品価格の低減の面から重要なことであ
り、スクリーニングのための特別なチエツク回路
を同一チツプに構成することは大きな欠点であつ
た。
本発明の目的は、上記した従来技術の欠点をな
くし、記憶寿命の短いEPROMをあらかじめ、非
破壊で検出するスクリーニング方法を提供するに
ある。
くし、記憶寿命の短いEPROMをあらかじめ、非
破壊で検出するスクリーニング方法を提供するに
ある。
具体的には次に示す考えにより従来技術の欠点
をなくした。まず、第３の欠点に対し、従来は蓄
積電荷量、すなわち記憶の深さを記憶素子FET
のスレツシユホールド電圧の監視で行つていた
が、これを記憶装置の電源電圧VCCのチエツクに
置き替えることで解決した。この考えの正統性を
電源電圧マージン劣化特性第３〜６図を引用し説
明する。第３図は２つの異なるメーカ（製品Ａ、
製品Ｂ）の電源電圧マージン劣化特性を示した例
である。記憶された内容が正しく読み出せる電源
電圧VCCの限界には、低い電圧で記憶装置がうま
く動作しなくなる下限値と、高い電圧で記憶内容
が見かけ上失われる上限値がある。本発明で関心
があるのは上限値であるが、これは第２図のVGS
―IDS特性と関係がある。VGS―IDS特性が第２図、
２の状態のとき、読み出しゲート電圧VRを増加
してゆくと、ドレーン電流IDSが流れはじめ、つ
いにはセンスアンプが動作し、記憶内容が見かけ
上失われることになる。すなわち読み出しゲート
電圧VRには上限値が存在する訳であるが、これ
とトポロジカルな関係にある電源電圧VCCにも上
限値があることを示唆する。ただし、電源電圧
VCCを変化させた場合、読み出しゲート電圧VR以
外にセンスアンプとかその他の周辺回路にも影響
があり、同一仕様のEPROMでも内部設計の異な
るメーカでは読み出しゲート電圧VRの上限値と
電源電圧VCCの上限値の関係はかなり異なつてい
る。しかし、特定の製品に限れば、読み出しゲー
ト電圧VRの上限値、すなわち記憶の深さは電源
電圧VCCの上限値で整理できる。以下、定格電源
電圧と正常読み出し可能な電源電圧の上限値まで
の余裕を記憶マージンと呼ぶ。ところで第３図は
２つの異なるメーカ（製品Ａ、製品Ｂ）の記憶マ
ージン劣化の測定例であるが、時間とともに蓄積
電荷がリークし、記憶マージンが減少しているこ
とが分る。ただし、定格電源電圧はVSである。
また、書き込み時の注入電荷量、記憶素子特性、
センスアンプ等のバラツキによつて記憶装置内の
各記憶素子の記憶マージンはある分布を持つ。こ
れを経時的に表わしたのが第３図である。
をなくした。まず、第３の欠点に対し、従来は蓄
積電荷量、すなわち記憶の深さを記憶素子FET
のスレツシユホールド電圧の監視で行つていた
が、これを記憶装置の電源電圧VCCのチエツクに
置き替えることで解決した。この考えの正統性を
電源電圧マージン劣化特性第３〜６図を引用し説
明する。第３図は２つの異なるメーカ（製品Ａ、
製品Ｂ）の電源電圧マージン劣化特性を示した例
である。記憶された内容が正しく読み出せる電源
電圧VCCの限界には、低い電圧で記憶装置がうま
く動作しなくなる下限値と、高い電圧で記憶内容
が見かけ上失われる上限値がある。本発明で関心
があるのは上限値であるが、これは第２図のVGS
―IDS特性と関係がある。VGS―IDS特性が第２図、
２の状態のとき、読み出しゲート電圧VRを増加
してゆくと、ドレーン電流IDSが流れはじめ、つ
いにはセンスアンプが動作し、記憶内容が見かけ
上失われることになる。すなわち読み出しゲート
電圧VRには上限値が存在する訳であるが、これ
とトポロジカルな関係にある電源電圧VCCにも上
限値があることを示唆する。ただし、電源電圧
VCCを変化させた場合、読み出しゲート電圧VR以
外にセンスアンプとかその他の周辺回路にも影響
があり、同一仕様のEPROMでも内部設計の異な
るメーカでは読み出しゲート電圧VRの上限値と
電源電圧VCCの上限値の関係はかなり異なつてい
る。しかし、特定の製品に限れば、読み出しゲー
ト電圧VRの上限値、すなわち記憶の深さは電源
電圧VCCの上限値で整理できる。以下、定格電源
電圧と正常読み出し可能な電源電圧の上限値まで
の余裕を記憶マージンと呼ぶ。ところで第３図は
２つの異なるメーカ（製品Ａ、製品Ｂ）の記憶マ
ージン劣化の測定例であるが、時間とともに蓄積
電荷がリークし、記憶マージンが減少しているこ
とが分る。ただし、定格電源電圧はVSである。
また、書き込み時の注入電荷量、記憶素子特性、
センスアンプ等のバラツキによつて記憶装置内の
各記憶素子の記憶マージンはある分布を持つ。こ
れを経時的に表わしたのが第３図である。
次に、第２の欠点に対しては次のような解決策
を行つた。記憶寿命が異常に短い欠陥品は、前述
のように次の３つに分けられる。一つは、書き込
み時の注入電荷量が少く、初期的に記憶マージン
が少いもの。このタイプの記憶マージン劣化の様
子を第４図に示す。このような書き込み異常品の
記憶マージン劣化特性F1は製品Ａの中心分布か
ら大きく、下に離れているためリークの早さが正
常でも記憶寿命は短い。二つ目は、書き込み時に
は何ら問題はないが蓄積電荷のリークが異常に早
いもの、このタイプの記憶マージン劣化の様子を
第６図に示す。このようなリーク不良品の記憶マ
ージン劣化特性F3は初期では主分布の中に含ま
れているが、時間が経つにつれてこれから離れて
きて記憶寿命を短くしている。三つ目は、上記し
た一、二の複合的な欠陥を持つたもので、その記
憶マージン劣化特性F2は第５図のようになる。
ところで、従来技術の第２の欠点は、上記した一
つ目の欠陥品、すなわち、書き込み異常品の検出
ができないことであつた。この解決策としては、
ある決められた弱い書き込み条件でただ一度だけ
書き込むことで達成できる。弱い書き込みを行う
理由は、もし定格の書き込み条件で書き込んだも
のの記憶マージンをチエツクする場合、最大許容
値よりも大きな電源電圧VCCを印加する必要があ
り、記憶装置の破壊の恐れがあるため、できるだ
け定格に近い電源電圧VCCで測定したいことによ
る。このとき、弱い書き込みを行つた場合と定格
書き込み条件で書き込んだ場合の記憶マージンに
はトポロジカルな関係があるため、定格書き込み
での異常品は弱書き込みで検出し得るのである。
ただし、弱書き込みの程度は製品により最適値を
選ばなければならない。
を行つた。記憶寿命が異常に短い欠陥品は、前述
のように次の３つに分けられる。一つは、書き込
み時の注入電荷量が少く、初期的に記憶マージン
が少いもの。このタイプの記憶マージン劣化の様
子を第４図に示す。このような書き込み異常品の
記憶マージン劣化特性F1は製品Ａの中心分布か
ら大きく、下に離れているためリークの早さが正
常でも記憶寿命は短い。二つ目は、書き込み時に
は何ら問題はないが蓄積電荷のリークが異常に早
いもの、このタイプの記憶マージン劣化の様子を
第６図に示す。このようなリーク不良品の記憶マ
ージン劣化特性F3は初期では主分布の中に含ま
れているが、時間が経つにつれてこれから離れて
きて記憶寿命を短くしている。三つ目は、上記し
た一、二の複合的な欠陥を持つたもので、その記
憶マージン劣化特性F2は第５図のようになる。
ところで、従来技術の第２の欠点は、上記した一
つ目の欠陥品、すなわち、書き込み異常品の検出
ができないことであつた。この解決策としては、
ある決められた弱い書き込み条件でただ一度だけ
書き込むことで達成できる。弱い書き込みを行う
理由は、もし定格の書き込み条件で書き込んだも
のの記憶マージンをチエツクする場合、最大許容
値よりも大きな電源電圧VCCを印加する必要があ
り、記憶装置の破壊の恐れがあるため、できるだ
け定格に近い電源電圧VCCで測定したいことによ
る。このとき、弱い書き込みを行つた場合と定格
書き込み条件で書き込んだ場合の記憶マージンに
はトポロジカルな関係があるため、定格書き込み
での異常品は弱書き込みで検出し得るのである。
ただし、弱書き込みの程度は製品により最適値を
選ばなければならない。
さらに、この方法を採るならば、従来技術の第
１の欠点も解決したことになる。すなわち、従来
は書き込みパルスの印加回数を記憶素子FETの
スレツシユホールド電圧の監視で決める必要があ
り、そのため、書き込み手順ないし操作が繁雑で
あつたものが、弱書き込みパルス１回で済むこと
になり、繁雑さは解決できる。
１の欠点も解決したことになる。すなわち、従来
は書き込みパルスの印加回数を記憶素子FETの
スレツシユホールド電圧の監視で決める必要があ
り、そのため、書き込み手順ないし操作が繁雑で
あつたものが、弱書き込みパルス１回で済むこと
になり、繁雑さは解決できる。
以下、本発明を実施例を引用し説明する。第９
図は本発明によるスクリーニング方法の一実施例
を示すフローチヤートである。４は弱書き込みプ
ロセス、５は高温放置プロセス、６はチエツクプ
ロセスである。
図は本発明によるスクリーニング方法の一実施例
を示すフローチヤートである。４は弱書き込みプ
ロセス、５は高温放置プロセス、６はチエツクプ
ロセスである。
まず、弱書き込みプロセス４で何も書き込まれ
ていないEPROMの各記憶素子FETのフローテ
イングゲートFGに電荷を注入する。定格書き込
み仕様は普通、書き込み電圧とパルス幅で指定さ
れているが、弱書き込み条件の実現方法には、書
き込み電圧を下げる方法、パルス幅を短くする方
法、これらを併用する方法がある。ところで、こ
のようにして弱書き込みされた記憶素子の初期の
記憶マージン分布は第８図t0軸上に示したように
なる。次に、高温放置プロセス５で記憶マージン
劣化を加速する。高温放置条件の具体的な値を設
定するのは多くの実験データで決めることになる
が、市場で記憶寿命10年間を保証するには250℃、
24時間または200℃、168時間程度以上にすること
が好ましい。最後のプロセスはチエツクプロセス
６である。ここでは適当な電源電圧VCCで記憶内
容を読み出し、全記憶素子が正常に読み出せた記
憶装置をGOとし、その他をNO GOとして弁別、
除去する。このときの記憶マージンの分布は第８
図t1軸に示した。正常な記憶素子の記憶マージン
劣化はＣのようであるが、前述した欠陥ないし異
常記憶素子の記憶マージン劣化はF1，F2，F3の
ように劣化する。このとき正常と異常を弁別でき
るチエツク電圧V3は適当に設定してよいが、こ
れが定格電源電圧VSになるように弱書き込み条
件、高温放置条件を設定した方が、チエツクのた
めのテスタ及びプログラムに特別のものを用意す
る必要がなく、経済的である。
ていないEPROMの各記憶素子FETのフローテ
イングゲートFGに電荷を注入する。定格書き込
み仕様は普通、書き込み電圧とパルス幅で指定さ
れているが、弱書き込み条件の実現方法には、書
き込み電圧を下げる方法、パルス幅を短くする方
法、これらを併用する方法がある。ところで、こ
のようにして弱書き込みされた記憶素子の初期の
記憶マージン分布は第８図t0軸上に示したように
なる。次に、高温放置プロセス５で記憶マージン
劣化を加速する。高温放置条件の具体的な値を設
定するのは多くの実験データで決めることになる
が、市場で記憶寿命10年間を保証するには250℃、
24時間または200℃、168時間程度以上にすること
が好ましい。最後のプロセスはチエツクプロセス
６である。ここでは適当な電源電圧VCCで記憶内
容を読み出し、全記憶素子が正常に読み出せた記
憶装置をGOとし、その他をNO GOとして弁別、
除去する。このときの記憶マージンの分布は第８
図t1軸に示した。正常な記憶素子の記憶マージン
劣化はＣのようであるが、前述した欠陥ないし異
常記憶素子の記憶マージン劣化はF1，F2，F3の
ように劣化する。このとき正常と異常を弁別でき
るチエツク電圧V3は適当に設定してよいが、こ
れが定格電源電圧VSになるように弱書き込み条
件、高温放置条件を設定した方が、チエツクのた
めのテスタ及びプログラムに特別のものを用意す
る必要がなく、経済的である。
以上述べたように、本発明によるスクリーニン
グ方法を用いれば、従来見逃す恐れのあつた書込
み不足のものの検出が可能となること、また余分
かつ特別なチエツク回路を記憶装置に組込まなく
て済むこと、さらにチエツク手順、操作が簡単に
なること等の効果が挙げられる。これらのことは
単にEPROMの信頼性向上に寄与するだけではな
く、スクリーニング費用の低減、さらには
EPROMの歩留向上にも大きく貢献できることに
なる。
グ方法を用いれば、従来見逃す恐れのあつた書込
み不足のものの検出が可能となること、また余分
かつ特別なチエツク回路を記憶装置に組込まなく
て済むこと、さらにチエツク手順、操作が簡単に
なること等の効果が挙げられる。これらのことは
単にEPROMの信頼性向上に寄与するだけではな
く、スクリーニング費用の低減、さらには
EPROMの歩留向上にも大きく貢献できることに
なる。
第１図は記憶素子の断面図、第２図は記憶素子
のゲート電圧VGS―ドレーン電流IDS特性図、第３
図乃至第６図は電源電圧マージン劣化特性ないし
記憶マージン劣化特性図、第７図は従来のスクリ
ーニング方法説明図、第８図は本発明によるスク
リーニング方法説明図、第９図は本発明によるス
クリーニング方法フローチヤートである。 主な符号、Ｄ：ドレーン、Ｓ：ソース、Ｇ：ゲ
ート、FG：フローテイングゲート、Ｉ：絶縁層、
４：弱書き込みプロセス、５：高温放置プロセ
ス、６：チエツクプロセス。
のゲート電圧VGS―ドレーン電流IDS特性図、第３
図乃至第６図は電源電圧マージン劣化特性ないし
記憶マージン劣化特性図、第７図は従来のスクリ
ーニング方法説明図、第８図は本発明によるスク
リーニング方法説明図、第９図は本発明によるス
クリーニング方法フローチヤートである。 主な符号、Ｄ：ドレーン、Ｓ：ソース、Ｇ：ゲ
ート、FG：フローテイングゲート、Ｉ：絶縁層、
４：弱書き込みプロセス、５：高温放置プロセ
ス、６：チエツクプロセス。
Claims (1)
- １ 何も書き込まれていない電荷蓄積型半導体記
憶装置を通常書き込み蓄積電荷量より少ない蓄積
電荷量で書き込み、一定時間高温に放置後、定め
られた電源電圧で記憶内容をチエツクすることに
より、良品、不良品を区別することを特徴とする
電荷蓄積型半導体記憶装置のスクリーニング方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153729A JPS5856366A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置のスクリ−ニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153729A JPS5856366A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置のスクリ−ニング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856366A JPS5856366A (ja) | 1983-04-04 |
| JPH0128511B2 true JPH0128511B2 (ja) | 1989-06-02 |
Family
ID=15568814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153729A Granted JPS5856366A (ja) | 1981-09-30 | 1981-09-30 | 半導体記憶装置のスクリ−ニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856366A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259789A (ja) * | 1985-09-06 | 1987-03-16 | 電気化学工業株式会社 | ドア構造体 |
| JP2582770B2 (ja) * | 1987-03-31 | 1997-02-19 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| WO1994007931A1 (fr) * | 1992-09-29 | 1994-04-14 | Toray Industries, Inc. | Materiau hydrophile et membrane semi-permeable realisee a partir dudit materiau |
| US10991433B2 (en) * | 2019-09-03 | 2021-04-27 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910579B2 (ja) * | 1975-10-03 | 1984-03-09 | 三菱電機株式会社 | 半導体集積回路 |
-
1981
- 1981-09-30 JP JP56153729A patent/JPS5856366A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856366A (ja) | 1983-04-04 |
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