JPH01286089A - 信号変化検出回路 - Google Patents
信号変化検出回路Info
- Publication number
- JPH01286089A JPH01286089A JP63116584A JP11658488A JPH01286089A JP H01286089 A JPH01286089 A JP H01286089A JP 63116584 A JP63116584 A JP 63116584A JP 11658488 A JP11658488 A JP 11658488A JP H01286089 A JPH01286089 A JP H01286089A
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- JP
- Japan
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- pulse
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- wiring
- signal
- circuit
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 21
- 230000015654 memory Effects 0.000 abstract description 13
- 230000006870 function Effects 0.000 abstract description 4
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000008054 signal transmission Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号変化検出回路に関し、特に非同期型メモリ
のタイミングパルスを発生する信号変化検出回路に関す
る。
のタイミングパルスを発生する信号変化検出回路に関す
る。
従来のこの種の回路は第３図に示す一般的な非同期型メ
モリのパルスを発生する回路で、アドレス端子３０１〜
３０３の何れか一端子でも値が変化すると、信号変化検
出回路３０４は端子３２０にメモリの動作を起動するた
めの基本信号をコントロール回路３０９に与え、コント
ロール回路３０９はアドレスデコーダ３０８、センス回
路部３１４及びダミーセンス回路３１２に適切なタイミ
ング信号を与える。このとき、端子３２０よりの基本信
号は、上記コントロール回路、メモリセル郡３１０の中
のビット線３１１およびセンス回路が動作する時間（も
しくは遷移状態に時間）の時間幅を有している必要があ
る。さもなくば、正しいデータの読み取りが出来ない、
従って、信号変化検出回路３０４は上記時間幅を確保す
るためにダミーセンス回路３１２を設け、その出力信号
３１３を信号変化検出回路３０４にフィードバックして
、時間幅を確保している。
モリのパルスを発生する回路で、アドレス端子３０１〜
３０３の何れか一端子でも値が変化すると、信号変化検
出回路３０４は端子３２０にメモリの動作を起動するた
めの基本信号をコントロール回路３０９に与え、コント
ロール回路３０９はアドレスデコーダ３０８、センス回
路部３１４及びダミーセンス回路３１２に適切なタイミ
ング信号を与える。このとき、端子３２０よりの基本信
号は、上記コントロール回路、メモリセル郡３１０の中
のビット線３１１およびセンス回路が動作する時間（も
しくは遷移状態に時間）の時間幅を有している必要があ
る。さもなくば、正しいデータの読み取りが出来ない、
従って、信号変化検出回路３０４は上記時間幅を確保す
るためにダミーセンス回路３１２を設け、その出力信号
３１３を信号変化検出回路３０４にフィードバックして
、時間幅を確保している。
このような機能を実現できる回路構成は数多く考えられ
るが、その−例を第４図に示す。第５図はこの従来例で
使用されるブロックや手段の動作を示す真理値表である
。アドレス入力端子４０１に変化が起きるとラッチ回路
４０３の入力４０１と出力４０４の電位差によってパル
スを発生する手段４０５が動作して、配線４０７にパル
スが発生する。同配線はブロック４１３．４１４．４１
５からの配線がワイアードオア接続され、フリップフロ
ップ４１６のクロック入力となる。フリップフロップ４
１６の出力４１０は信号変化検出回路の出力となり、イ
ンバータ４１２を介して各ブロック中のラッチ回路４０
３のクロック信号となる。このクロック信号により端子
４０４のレベルは入力端子４０１のレベルと等しくなる
。再び、入力端子４０１のレベルが変化するとパルス発
生手段４０５がパルスを発生し、フリップフロップ４１
６を介して信号変化検出回路の出力が出される。
るが、その−例を第４図に示す。第５図はこの従来例で
使用されるブロックや手段の動作を示す真理値表である
。アドレス入力端子４０１に変化が起きるとラッチ回路
４０３の入力４０１と出力４０４の電位差によってパル
スを発生する手段４０５が動作して、配線４０７にパル
スが発生する。同配線はブロック４１３．４１４．４１
５からの配線がワイアードオア接続され、フリップフロ
ップ４１６のクロック入力となる。フリップフロップ４
１６の出力４１０は信号変化検出回路の出力となり、イ
ンバータ４１２を介して各ブロック中のラッチ回路４０
３のクロック信号となる。このクロック信号により端子
４０４のレベルは入力端子４０１のレベルと等しくなる
。再び、入力端子４０１のレベルが変化するとパルス発
生手段４０５がパルスを発生し、フリップフロップ４１
６を介して信号変化検出回路の出力が出される。
一般に高速・低電カメモリでは、メモリ内のビット線や
センス回路等を初期電圧に設定するための時間、いわゆ
るプリチャージ時間が、各出力パルス間に必要とされる
。しかし、上述した従来の信号変化検出回路を使用した
のでは、入力信号が頻繁に変化した場合、切れ目なく出
力パルスが発生することになり、プルチャージ時間が短
くて誤動作を起こすことがあった。
センス回路等を初期電圧に設定するための時間、いわゆ
るプリチャージ時間が、各出力パルス間に必要とされる
。しかし、上述した従来の信号変化検出回路を使用した
のでは、入力信号が頻繁に変化した場合、切れ目なく出
力パルスが発生することになり、プルチャージ時間が短
くて誤動作を起こすことがあった。
本発明の信号変化検出回路は、高速・低電カメモリで使
われる信号変化検出回路として、頻繁な入力信号変化に
対してもメモリが安定に動作できるパルスを発生する回
路を提供することにある。
われる信号変化検出回路として、頻繁な入力信号変化に
対してもメモリが安定に動作できるパルスを発生する回
路を提供することにある。
本発明の信号変化検出回路は、複数個の入力端子の信号
変化を検出する手段と、前記手段の出力信号パルスの時
間幅が任意に設定できる手段とを有する信号変化検出回
路において、前記出力信号パルスの時間幅の後縁より任
意の時間、検出機能を不感にする手段を有している。
変化を検出する手段と、前記手段の出力信号パルスの時
間幅が任意に設定できる手段とを有する信号変化検出回
路において、前記出力信号パルスの時間幅の後縁より任
意の時間、検出機能を不感にする手段を有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例である信号変化検出回路であ
り、第２図は本実施例で使用されるブロックや手段の動
作を示す真理値表である。
り、第２図は本実施例で使用されるブロックや手段の動
作を示す真理値表である。
第１図に示す回路の動作は以下の通りである。
アドレス入力端子１０１に変化が起きるとラッチ回路１
０３の入力１０１と出力１０４の電位差によってパルス
を発生する手段１０５が動作して、配線１０６にパルス
が発生する０手段１０８は、端子１０６の信号パルスを
配線１０９に伝達するか否かを制御する。配線１０９で
はブロック１１１．１１２．１１３からの配線がワイア
ードオア接続され、フリップフロップ１１７のクロック
入力１１５となる。フリップフロップ１１７の出力１２
０は本発明の信号変化検出回路の出力１２０となる。同
出力１２０はインバータ１１４を介して各ブロック中の
ラッチ回路１０３のクロック信号となる。このクロック
信号により端子１０４のレベルは入力端子１０１のレベ
ルと等しくなる。
０３の入力１０１と出力１０４の電位差によってパルス
を発生する手段１０５が動作して、配線１０６にパルス
が発生する０手段１０８は、端子１０６の信号パルスを
配線１０９に伝達するか否かを制御する。配線１０９で
はブロック１１１．１１２．１１３からの配線がワイア
ードオア接続され、フリップフロップ１１７のクロック
入力１１５となる。フリップフロップ１１７の出力１２
０は本発明の信号変化検出回路の出力１２０となる。同
出力１２０はインバータ１１４を介して各ブロック中の
ラッチ回路１０３のクロック信号となる。このクロック
信号により端子１０４のレベルは入力端子１０１のレベ
ルと等しくなる。
再び、入力端子１０１のレベルが変化するとパルス発生
手段１０５がパルスを発生し、フリ・７プフロツプ１１
７を介して信号変化検出回路の出力が出される。
手段１０５がパルスを発生し、フリ・７プフロツプ１１
７を介して信号変化検出回路の出力が出される。
しかし、本実施例では、出力端子１２０のパルスがイン
バータ１１９と配！！１１６を介してパルス伝達を制御
する回路１０８に接続されており、端子１２０の出力パ
ル不は正のパルスであるから、手段１０８の制御端子１
０７では端子１０６から端子１０９への信号伝達は起こ
らない、更に、インバータ１１９と配線１１６上の配線
容量や寄生容量によって生じる伝搬遅延があり、その遅
延時間の間、手段１０８では信号伝達が起こらない。
バータ１１９と配！！１１６を介してパルス伝達を制御
する回路１０８に接続されており、端子１２０の出力パ
ル不は正のパルスであるから、手段１０８の制御端子１
０７では端子１０６から端子１０９への信号伝達は起こ
らない、更に、インバータ１１９と配線１１６上の配線
容量や寄生容量によって生じる伝搬遅延があり、その遅
延時間の間、手段１０８では信号伝達が起こらない。
従って、その時間は出力１２０にパルスは現れず、適切
なパルス間隔が得られる。
なパルス間隔が得られる。
また、この遅延時間は配線１１６の配線長によって長く
なるので、アドレス長が長くなってもプリチャージ時間
が長くなって、メモリの安定が維持される。
なるので、アドレス長が長くなってもプリチャージ時間
が長くなって、メモリの安定が維持される。
第６図は本発明の第二の実施例を示す、第二の実施例に
おいては信号伝達を制御する手段４１７がフリップフロ
ップ４１６の近くに配置せられており、アドレスのビッ
ト毎に制御の手段を設ける必要がない回路を構成し、回
路全体が小型化できる。
おいては信号伝達を制御する手段４１７がフリップフロ
ップ４１６の近くに配置せられており、アドレスのビッ
ト毎に制御の手段を設ける必要がない回路を構成し、回
路全体が小型化できる。
以上説明したように本発明は、信号変化を検出回路内に
機能を不惑にするための手段を設け、それによって出力
パルスに適切な時間間隔を持たせるようにすることによ
り、アドレス信号が頻繁に変化しても安定な動作が可能
なメモリを構成できる効果がある。
機能を不惑にするための手段を設け、それによって出力
パルスに適切な時間間隔を持たせるようにすることによ
り、アドレス信号が頻繁に変化しても安定な動作が可能
なメモリを構成できる効果がある。
第１図は本発明の第一の実施例を示す図、第２図は第一
の実施例で使用されるブロックと手段の動作を示す真理
値表を示す図、第３図は一般的な非同期型メモリの回路
構成を示す図、第４図は従来の信号変化検出回路を示す
図、第５図は従来の信号変化検出回路で使用されるブロ
ックと手段の動作を示す真理値表を示す図、第６図は本
発明の１ 第二の実施例を示す図である。 １０１・・・アドレス信号入力端子、１０３・・・ラッ
チ回路、１０５・・・パルス発生手段、１０８・・・信
号伝達制御手段、１１０・・・アドレス信号出力端子、
１１７・・・フリップフロップ、１１８・・・ＰｃｈＭ
ＯＳトランジスタ、１１４，１１９・・・インバータ、
３０１．３０２．３０３・・・アドレス入力端子、３０
４・・・信号変化検出回路、３０５，３０６，３０７・
・・アドレス出力端子、３０８・・・アドレスデコーダ
、３１０・・・メモリセル、３０９・・・コントロール
回路、３１４・・・センス回路、３１２・・・ダミーセ
ンス回路、３１５〜３１９・・・データ出力端子、４゜
１・・・アドレス信号入力端子、４０３・・・ラッチ回
路、４０５・・・パルス発生手段、４０８・・・アドレ
ス信号出力端子、４１６・・・フリップフロップ、４１
７・・・ＰｃｈＭＯＳトランジスタ、４１２・・・イン
バータ。
の実施例で使用されるブロックと手段の動作を示す真理
値表を示す図、第３図は一般的な非同期型メモリの回路
構成を示す図、第４図は従来の信号変化検出回路を示す
図、第５図は従来の信号変化検出回路で使用されるブロ
ックと手段の動作を示す真理値表を示す図、第６図は本
発明の１ 第二の実施例を示す図である。 １０１・・・アドレス信号入力端子、１０３・・・ラッ
チ回路、１０５・・・パルス発生手段、１０８・・・信
号伝達制御手段、１１０・・・アドレス信号出力端子、
１１７・・・フリップフロップ、１１８・・・ＰｃｈＭ
ＯＳトランジスタ、１１４，１１９・・・インバータ、
３０１．３０２．３０３・・・アドレス入力端子、３０
４・・・信号変化検出回路、３０５，３０６，３０７・
・・アドレス出力端子、３０８・・・アドレスデコーダ
、３１０・・・メモリセル、３０９・・・コントロール
回路、３１４・・・センス回路、３１２・・・ダミーセ
ンス回路、３１５〜３１９・・・データ出力端子、４゜
１・・・アドレス信号入力端子、４０３・・・ラッチ回
路、４０５・・・パルス発生手段、４０８・・・アドレ
ス信号出力端子、４１６・・・フリップフロップ、４１
７・・・ＰｃｈＭＯＳトランジスタ、４１２・・・イン
バータ。
Claims (1)
- 複数個の入力端子の信号変化を検出する手段と、該手段
の出力信号パルスの時間幅が任意に設定できる手段とを
有する信号変化検出回路において、前記出力信号パルス
の時間幅の高縁より任意の時間、検出機能を不感にする
手段を有することを特徴とする信号変化検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116584A JPH01286089A (ja) | 1988-05-13 | 1988-05-13 | 信号変化検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116584A JPH01286089A (ja) | 1988-05-13 | 1988-05-13 | 信号変化検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286089A true JPH01286089A (ja) | 1989-11-17 |
Family
ID=14690749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116584A Pending JPH01286089A (ja) | 1988-05-13 | 1988-05-13 | 信号変化検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007026595A (ja) * | 2005-07-20 | 2007-02-01 | Renesas Technology Corp | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
| JPS60133591A (ja) * | 1983-12-01 | 1985-07-16 | モトローラ・インコーポレーテツド | アドレス遷移パルス回路 |
-
1988
- 1988-05-13 JP JP63116584A patent/JPH01286089A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107387A (en) * | 1980-01-31 | 1981-08-26 | Toshiba Corp | Semiconductor storage device |
| JPS60133591A (ja) * | 1983-12-01 | 1985-07-16 | モトローラ・インコーポレーテツド | アドレス遷移パルス回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007026595A (ja) * | 2005-07-20 | 2007-02-01 | Renesas Technology Corp | 半導体記憶装置 |
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