JPH01286197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01286197A JPH01286197A JP88116284A JP11628488A JPH01286197A JP H01286197 A JPH01286197 A JP H01286197A JP 88116284 A JP88116284 A JP 88116284A JP 11628488 A JP11628488 A JP 11628488A JP H01286197 A JPH01286197 A JP H01286197A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体記憶技術さらには読出し増幅回路の駆
動方式に適用して特に有効な技術に関し、例えばリフレ
ッシュ動作を必要とするダイナミック型ＲＡＭ （ラン
ダムアクセスメモリ）に利用して有効な技術に関する。
動方式に適用して特に有効な技術に関し、例えばリフレ
ッシュ動作を必要とするダイナミック型ＲＡＭ （ラン
ダムアクセスメモリ）に利用して有効な技術に関する。
［従来の技術］
電荷蓄積型のメモリセルからなるダイナミック型ＲＡＭ
においては、キャパシタに蓄積された情報電荷のリーク
による情報消滅を防止するため周期的なリフレッシュ動
作が必要となる。
においては、キャパシタに蓄積された情報電荷のリーク
による情報消滅を防止するため周期的なリフレッシュ動
作が必要となる。
従来のダイナミック型
シュコントローラを白滝し、メモリマットの構成に応じ
てメモリアレイの一行または数行を同時に選択してリフ
レッシュを行なうようになっていた。
てメモリアレイの一行または数行を同時に選択してリフ
レッシュを行なうようになっていた。
例えば標準４メガＤＲＡＭでは、１６■Ｓに１０２４回
の割合でリフレッシュを行なうように規定されているた
め、−度に選択されるべきメモリセルの数は４０９６ビ
ツトである。従って、一つのワード線に接続されている
メモリセルの数が１０２４ビツトのＤＲＡＭでは４本の
ワード線を、また一つのワード線上のメモリセルの数が
２０４８ビツトのＤＲＡＭでは２本のワード線をリフレ
ッシュの際に同時に選択するようにしている。
の割合でリフレッシュを行なうように規定されているた
め、−度に選択されるべきメモリセルの数は４０９６ビ
ツトである。従って、一つのワード線に接続されている
メモリセルの数が１０２４ビツトのＤＲＡＭでは４本の
ワード線を、また一つのワード線上のメモリセルの数が
２０４８ビツトのＤＲＡＭでは２本のワード線をリフレ
ッシュの際に同時に選択するようにしている。
ＤＲＡＭに関しては、例えば特願昭６１−１９５３２２
号がある。
号がある。
［発明が解決しようとする課題］
ところで、１つ１つのリフレッシュ動作は、リードアン
ドライトすなわちメモリセルの情報を読み出して再び同
一の情報を書き込むものである。
ドライトすなわちメモリセルの情報を読み出して再び同
一の情報を書き込むものである。
従って、上記のように一度に４０９６ビツトのメモリセ
ルをリフレッシュするためには、少なくとも４０９６個
のセンスアンプ（読出し増幅回路）が必要である。
ルをリフレッシュするためには、少なくとも４０９６個
のセンスアンプ（読出し増幅回路）が必要である。
従来のダイナミックＲＡＭでは、通常のデータ読出し時
においてもリフレッシュサイクルから決まる数（４メガ
ＤＲＡＭでは４０９６個）のセンスアンプを同時に駆動
して、これらのセンスアンプに読み出されたデータの中
から所望のものをカラムアドレスによって選択してメイ
ンアンプで増幅し、出力するようになっていた。
においてもリフレッシュサイクルから決まる数（４メガ
ＤＲＡＭでは４０９６個）のセンスアンプを同時に駆動
して、これらのセンスアンプに読み出されたデータの中
から所望のものをカラムアドレスによって選択してメイ
ンアンプで増幅し、出力するようになっていた。
このようにリフレッシュサイクルから決まる吸うのセン
スアンプをすべて同時に駆動する方式においては、セン
スアンプの動作に伴うビット線の充放電によって非常に
大きな消費電力が必要になるという問題点があった。
スアンプをすべて同時に駆動する方式においては、セン
スアンプの動作に伴うビット線の充放電によって非常に
大きな消費電力が必要になるという問題点があった。
本発明の目的は、リフレッシュ動作を必要とするダイナ
ミックＲＡＭにおける消費電力の低減を図ることにある
。
ミックＲＡＭにおける消費電力の低減を図ることにある
。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、メモリアレイ内のワード線を細分化して１本
のワード線に接続されるメモリセル数を減少させるとと
もに、読出しや書込み時には細分化されたワード線の中
の１本を選択してそれに属するビット線上のセンスアン
プのみ動作させ、リフレッシュ時には同時に複数のワー
ド線を選択して全センスアンプを動作させるようにする
ものである。
のワード線に接続されるメモリセル数を減少させるとと
もに、読出しや書込み時には細分化されたワード線の中
の１本を選択してそれに属するビット線上のセンスアン
プのみ動作させ、リフレッシュ時には同時に複数のワー
ド線を選択して全センスアンプを動作させるようにする
ものである。
また、ワード線を二重化し、かつメモリセルに直結され
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介して他方のメインワード線に接続可
能な構成とし、リフレッシュ時には同一メインワード線
に対応するすべてのサブワード線をメインワード線に接
続させるとともに、読出し、書込み時には一つのサブワ
ード線のみをメインワード線に接続させるようにするも
のである。
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介して他方のメインワード線に接続可
能な構成とし、リフレッシュ時には同一メインワード線
に対応するすべてのサブワード線をメインワード線に接
続させるとともに、読出し、書込み時には一つのサブワ
ード線のみをメインワード線に接続させるようにするも
のである。
［作用］
上記した手段によれば、リフレッシュ時に駆動されるセ
ンスアンプの数は従来方式と変わらないが、読出し、書
込み時に駆動されるセンスアンプの数はワード線の分割
数に反比例して少なくなる。
ンスアンプの数は従来方式と変わらないが、読出し、書
込み時に駆動されるセンスアンプの数はワード線の分割
数に反比例して少なくなる。
しかも、リフレッシュのサイクルは１６＋ｍｓに１０２
４回であり、読出しや書込み動作に比べてサイクルがか
なり長いため、多数のセンスアンプが同時に駆動される
リフレッシュ動作の時間は非常に短い、そのため、読出
し、書込み時にセンスアンプにより充放電されるビット
線の数が大幅に減少し、これによって、ＤＲＡＭの消費
電力の低減を図るという上記目的を達成することができ
る。
４回であり、読出しや書込み動作に比べてサイクルがか
なり長いため、多数のセンスアンプが同時に駆動される
リフレッシュ動作の時間は非常に短い、そのため、読出
し、書込み時にセンスアンプにより充放電されるビット
線の数が大幅に減少し、これによって、ＤＲＡＭの消費
電力の低減を図るという上記目的を達成することができ
る。
［実施例］
第１図には、本発明を適用したダイナミックＲＡＭの一
実施例が示されている。
実施例が示されている。
同図において１Ｍ−ＡＲＹは複数のメモリセルＭＣが、
マトリックス状に配設されたメモリアレイである。また
、ＡＤＢはアドレスバッファ、Ｘ−ＤＥＣはメモリアレ
イＭ−ＡＲＹ内の１本のワード線Ｗを選択するＸデコー
ダ、Ｙ−ＤＥＣはメモリアレイ内の一対のビット線ＢＬ
、πτを選択して、それに接続されているセンスアンプ
ＳＡをコモン入出力信号線ｉ ／ ｏに接続するための
カラムスイッチ対Ｑｙをオン・オフ制御する選択信号Ｙ
Ｓを形成するＹデコーダである。
マトリックス状に配設されたメモリアレイである。また
、ＡＤＢはアドレスバッファ、Ｘ−ＤＥＣはメモリアレ
イＭ−ＡＲＹ内の１本のワード線Ｗを選択するＸデコー
ダ、Ｙ−ＤＥＣはメモリアレイ内の一対のビット線ＢＬ
、πτを選択して、それに接続されているセンスアンプ
ＳＡをコモン入出力信号線ｉ ／ ｏに接続するための
カラムスイッチ対Ｑｙをオン・オフ制御する選択信号Ｙ
Ｓを形成するＹデコーダである。
なお、第１図においてビット線ＢＬ、ＢＬ上にＯ印で示
されているのがメモリセルで、−っ−っのメモリセルＭ
Ｃは、選択用のスイッチＭＯ３ＦＥＴと情報電荷蓄積用
のキャパシタとにより構成されている。
されているのがメモリセルで、−っ−っのメモリセルＭ
Ｃは、選択用のスイッチＭＯ３ＦＥＴと情報電荷蓄積用
のキャパシタとにより構成されている。
センスアンプＳＡの増幅信号は、コモン入出力信号線ｉ
／ ｏを介してメインアンプＭＡに送られ、センスア
ンプＳＡの出力がメインアンプＭＡでさらに増幅されて
、差動出力ｄ、ｄとして出力バッファＤＯＢに供給され
るようになっている。
／ ｏを介してメインアンプＭＡに送られ、センスア
ンプＳＡの出力がメインアンプＭＡでさらに増幅されて
、差動出力ｄ、ｄとして出力バッファＤＯＢに供給され
るようになっている。
また、入力端子ＩＮには、入力バッファＤＩＲが接続さ
れており、入カバソファＤＩＢにより形成された相補書
込みデータ信号Ｄｉｎ、Ｄｉｎは、書込み制御用スイッ
チｓｗ、、ｓｗ、を介して共通入出力信号線ｉ ／ ｏ
上にのせられ、ビット線ＢＬ。
れており、入カバソファＤＩＢにより形成された相補書
込みデータ信号Ｄｉｎ、Ｄｉｎは、書込み制御用スイッ
チｓｗ、、ｓｗ、を介して共通入出力信号線ｉ ／ ｏ
上にのせられ、ビット線ＢＬ。
ＢＬを介してそのとき選択されているメモリセルに書き
込まれるようになっている。
込まれるようになっている。
なお、センスアンプＳＡには、ビット線ＢＬ。
「工をＶ ｃ ｃ ／ ２にプリチャージする回路が設
けられており、ワード線選択時にビット線ＢＬ、 Ｔａ
ＬをＶ ｃ ｃ ／ ２にプリチャーシルさせるように
なっている。このとき、センスアンプＳＡのコモンソー
スラインもＶ ｃ ｃ ／ ２にプリチャージされる。
けられており、ワード線選択時にビット線ＢＬ、 Ｔａ
ＬをＶ ｃ ｃ ／ ２にプリチャーシルさせるように
なっている。このとき、センスアンプＳＡのコモンソー
スラインもＶ ｃ ｃ ／ ２にプリチャージされる。
さらに、メモリチップ内には、外部から供給されるアド
レスストローブ信号ＡＳや書込み制御信号ＷＥ、チップ
選択信号Ｃ８等に基づいて、プリチャージ信号φｐや上
記書込み制御用スイッチＳＷ、、ＳＷ、のコントロール
信号ｗｅ、出カバソファに供給される出力制御信号φＤ
ＯＥ、メインアンプＭＡの動作タイミングを与える制御
信号φｍａ等を形成するためのタイミング発生回路ＴＭ
Ｇが設けられている。
レスストローブ信号ＡＳや書込み制御信号ＷＥ、チップ
選択信号Ｃ８等に基づいて、プリチャージ信号φｐや上
記書込み制御用スイッチＳＷ、、ＳＷ、のコントロール
信号ｗｅ、出カバソファに供給される出力制御信号φＤ
ＯＥ、メインアンプＭＡの動作タイミングを与える制御
信号φｍａ等を形成するためのタイミング発生回路ＴＭ
Ｇが設けられている。
また、タイミング発生回路ＴＭＧはリフレッシュアドレ
スを保持するレジスタを有しており、外部からリフレッ
シュタイミングを示す信号が入って来ると、リフレッシ
ュアドレスレジスタをインクリメントしてそのリフレッ
シュアドレスをＸデコーダＸ−ＤＥＣに供給し、リフレ
ッシュを実行する。
スを保持するレジスタを有しており、外部からリフレッ
シュタイミングを示す信号が入って来ると、リフレッシ
ュアドレスレジスタをインクリメントしてそのリフレッ
シュアドレスをＸデコーダＸ−ＤＥＣに供給し、リフレ
ッシュを実行する。
ここまでの構成は、従来のダイナミックＲＡＭと略同−
である。しかしてこの実施例では、メモリアレイＭ−Ａ
ＲＹがワード方向に沿って複数のワードブロックＷＢＯ
，ＷＢＩ、・・・・ＷＢｉに分割され、分割されたワー
ドブロックごとに互いに分離されたメモリゲート（各メ
モリセルの選択用ＭＯ８のゲート電極を連結させたライ
ン）としてのサブワード線ＳＷが設けられている。アル
ミニ層配線技術を使用したダイナミックＲＡＭでは、ポ
リシリコン層からなるワード線としてのメモリゲートの
上方にアルミニウム層を配線して適当なピッチでそれら
の配線間のコンタクト部を設けて接続させることでワー
ド線の抵抗を下げることができるが、そのような二層配
線技術を適用した場合には、単にポリシリコン層からな
るメモリゲートをワードブロックごとに切断するだけで
上記のような配線構成を実現できる。
である。しかしてこの実施例では、メモリアレイＭ−Ａ
ＲＹがワード方向に沿って複数のワードブロックＷＢＯ
，ＷＢＩ、・・・・ＷＢｉに分割され、分割されたワー
ドブロックごとに互いに分離されたメモリゲート（各メ
モリセルの選択用ＭＯ８のゲート電極を連結させたライ
ン）としてのサブワード線ＳＷが設けられている。アル
ミニ層配線技術を使用したダイナミックＲＡＭでは、ポ
リシリコン層からなるワード線としてのメモリゲートの
上方にアルミニウム層を配線して適当なピッチでそれら
の配線間のコンタクト部を設けて接続させることでワー
ド線の抵抗を下げることができるが、そのような二層配
線技術を適用した場合には、単にポリシリコン層からな
るメモリゲートをワードブロックごとに切断するだけで
上記のような配線構成を実現できる。
そして、分割された各サブワード線ごとに、サブワード
線を各ワードブロックにまたがって配設された共通のメ
インワード線ＭＷに接続可能にするためのトランスファ
ＭＯ８ＴＭが設けられている。
線を各ワードブロックにまたがって配設された共通のメ
インワード線ＭＷに接続可能にするためのトランスファ
ＭＯ８ＴＭが設けられている。
このトランスファＭＯＳ ＴＭは、ＹデコーダＹ−Ｄ
ＥＣから出力されるブロック選択信号ＷＢＳによって、
各ワードブロックごとにブロック内のビット線のいずれ
かが選択されるときに同時にオンされるようになってい
る。
ＥＣから出力されるブロック選択信号ＷＢＳによって、
各ワードブロックごとにブロック内のビット線のいずれ
かが選択されるときに同時にオンされるようになってい
る。
ただし、従来のダイナミックＲＡＭでは、ビット線を選
択するのはセンスアンプＳＡによってビット線のレベル
が確定した後であればよいので。
択するのはセンスアンプＳＡによってビット線のレベル
が確定した後であればよいので。
アドレスマルチプレクス方式で取り込まれた遅い方のカ
ラムアドレスＡｙに基づいてカラム選択信号ＹＳを°形
成していたが、Ｙ系のアドレス信号Ａｙに基づいてワー
ドブロックＷＢの選択を行なう本発明方式においては、
ワード線のレベルの立上がりと略同時に上記ブロック選
択信号ＷＢＳが出力される必要がある。
ラムアドレスＡｙに基づいてカラム選択信号ＹＳを°形
成していたが、Ｙ系のアドレス信号Ａｙに基づいてワー
ドブロックＷＢの選択を行なう本発明方式においては、
ワード線のレベルの立上がりと略同時に上記ブロック選
択信号ＷＢＳが出力される必要がある。
そこでこの実施例のダイナミックＲＡＭでは。
アドレスノンマルチプレックス方式を採用し、Ｘ系およ
びＹ系のすべてのアドレス信号Ａｘ、Ａｙを同時に入力
可能な数のアドレス入力ピンが設けられている。一方、
これらのアドレス信号の取込みタイミングを与える信号
としては一種類のアドレスストローブ信号Ａｓが入力可
能とされている。
びＹ系のすべてのアドレス信号Ａｘ、Ａｙを同時に入力
可能な数のアドレス入力ピンが設けられている。一方、
これらのアドレス信号の取込みタイミングを与える信号
としては一種類のアドレスストローブ信号Ａｓが入力可
能とされている。
また、外部からリフレッシュタイミングを与えるためリ
フレッシュクロックφｒの入力ビンＲＥＦも設けられて
いる。
フレッシュクロックφｒの入力ビンＲＥＦも設けられて
いる。
タイミング発生回路ＴＯは、リフレッシュクロックφｒ
が入力されると、Ｘ系にのみ対応したリフレッシュアド
レスをアドレスバッファＡＤＢを介してＸデコーダＸ−
ＤＥＣに与えて１本のワード線を選択レベルにさせる。
が入力されると、Ｘ系にのみ対応したリフレッシュアド
レスをアドレスバッファＡＤＢを介してＸデコーダＸ−
ＤＥＣに与えて１本のワード線を選択レベルにさせる。
これとともに、ＹデコーダＹ−ＤＥＣに対しては、すべ
てのブロック選択信号ＷＢＳを選択レベルにさせるよう
な制御信号を与える。そして、ＹデコーダＹ−ＤＥＣか
らのブロック選択信号ＷＢＳは、対応するブロック内の
センスアンプＳＡに対しても共通に供給されており、こ
れによって、メモリアレイ内のすべてのセンスアンプＳ
Ａが同時に駆動され、リフレッシュが実行される。
てのブロック選択信号ＷＢＳを選択レベルにさせるよう
な制御信号を与える。そして、ＹデコーダＹ−ＤＥＣか
らのブロック選択信号ＷＢＳは、対応するブロック内の
センスアンプＳＡに対しても共通に供給されており、こ
れによって、メモリアレイ内のすべてのセンスアンプＳ
Ａが同時に駆動され、リフレッシュが実行される。
なお、ブロック選択信号ＷＢＳとワード線選択信号の選
択レベルは、メモリセルに対して十分なレベルの電圧を
印加できるようにするためＶｃｃよりも２〜３ｖ高くブ
ーストされたレベルにされる。
択レベルは、メモリセルに対して十分なレベルの電圧を
印加できるようにするためＶｃｃよりも２〜３ｖ高くブ
ーストされたレベルにされる。
一方、通常のリード・ライト時に、カラムアドレスＡｙ
に対応したビット線の選択信号がＹデコーダから出力さ
れると、そのビット線の属するワードブロック用のブロ
ック選択信号ＷＢＳのみが選択レベルにされる。そのた
め、１個のワードブロックの中の１つのブロックに属す
るセンスアンプＳＡのみが、タイミング発生回路ＴＯか
らのプリチャージ信号φＰによって駆動され、対応する
ビット線ＢＬ、ＢＬをプリチャージするとともに。
に対応したビット線の選択信号がＹデコーダから出力さ
れると、そのビット線の属するワードブロック用のブロ
ック選択信号ＷＢＳのみが選択レベルにされる。そのた
め、１個のワードブロックの中の１つのブロックに属す
るセンスアンプＳＡのみが、タイミング発生回路ＴＯか
らのプリチャージ信号φＰによって駆動され、対応する
ビット線ＢＬ、ＢＬをプリチャージするとともに。
プリチャージされたコモンソー入線に接続されるように
なっている。
なっている。
従って、上記実施例では、一つのサブワード線ＳＷに属
するメモリセルの数を５０〜１００個程度にすると、４
メガＤＲＡＭの場合、リード・ライト時に駆動されるセ
ンスアンプの数がリフレッシュ時の４０９６個の１７４
０〜１７８０となる。
するメモリセルの数を５０〜１００個程度にすると、４
メガＤＲＡＭの場合、リード・ライト時に駆動されるセ
ンスアンプの数がリフレッシュ時の４０９６個の１７４
０〜１７８０となる。
しかも、リフレッシュサイクル自体がリード・ライトサ
イクルに比べてかなり長いため、メモリ全体の消費電力
は従来方式のダイナミックＲＡＭの比べて４０％前後も
低減されるようになる。
イクルに比べてかなり長いため、メモリ全体の消費電力
は従来方式のダイナミックＲＡＭの比べて４０％前後も
低減されるようになる。
さらに、アルミニ層配線を適用したダイナミックＲＡＭ
において、ポリシリコン層からなるメモリゲート（サブ
ワード線）に、二層目（上層）のアルミ層からなるワー
ド線を重ねて配設することで低抵抗化を図った場合、ア
ルミ・ワード線とメモリゲートとを一層目（下層）のア
ルミ層を媒介として短絡させるべくシャント部と呼ばれ
る領域をメモリアレイ内に設けることがある。このシャ
ント部はメモリセルが配設されない領域である。
において、ポリシリコン層からなるメモリゲート（サブ
ワード線）に、二層目（上層）のアルミ層からなるワー
ド線を重ねて配設することで低抵抗化を図った場合、ア
ルミ・ワード線とメモリゲートとを一層目（下層）のア
ルミ層を媒介として短絡させるべくシャント部と呼ばれ
る領域をメモリアレイ内に設けることがある。このシャ
ント部はメモリセルが配設されない領域である。
従ってその場合、シャント部に前述のワードブロック選
択用のトランスファＭＯ８ＴＭを設け。
択用のトランスファＭＯ８ＴＭを設け。
−層目のアルミ層を使ってメインワード線ＭＷおよびサ
ブワード線ＳＷとの接続を行なうようにすれば、トラン
スファＭＯ８ＴＭの追加に伴うメモリアレイの占有面積
の増加を最小限に抑えることができる。
ブワード線ＳＷとの接続を行なうようにすれば、トラン
スファＭＯ８ＴＭの追加に伴うメモリアレイの占有面積
の増加を最小限に抑えることができる。
なお、上記のごとくアルミニ層配線を適用した場合、ブ
ロック選択信号線（ＷＢＳ）はビット線と並行にこれと
同じ一層目のアルミ層で形成すればよい。
ロック選択信号線（ＷＢＳ）はビット線と並行にこれと
同じ一層目のアルミ層で形成すればよい。
以上説明したように上記実施例は、メモリアレイ内のワ
ード線を細分化して１本のワード線に接続されるメモリ
セル数を減少させるとともに、読出しや書込み時には細
分化されたワード線の中の１本を選択してそれに属する
データ線上のセンスアンプのみ動作させ、リフレッシュ
時には同時に複数のワード線を選択させるようにしたの
で、リフレッシュ時に駆動されるセンスアンプの数は従
来方式と変わらないが、読出し、書込み時に駆動される
センスアンプの数はワード線の分割数に反比例して少な
くなる。しかも、リフレッシュのサイクルは１６ｍ５に
１０２４回であり、読出しや書込み動作に比べてサイク
ルがかなり長いため、多数のセンスアンプが同時に駆動
されるメモリセル動作の時間は非常に短い、そのため、
読出し、書込み時にセンスアンプによって充放電される
ビット線の数が大幅に減少するという作用により、ダイ
ナミックＲＡＭの消費電力が低減されるという効果があ
る。
ード線を細分化して１本のワード線に接続されるメモリ
セル数を減少させるとともに、読出しや書込み時には細
分化されたワード線の中の１本を選択してそれに属する
データ線上のセンスアンプのみ動作させ、リフレッシュ
時には同時に複数のワード線を選択させるようにしたの
で、リフレッシュ時に駆動されるセンスアンプの数は従
来方式と変わらないが、読出し、書込み時に駆動される
センスアンプの数はワード線の分割数に反比例して少な
くなる。しかも、リフレッシュのサイクルは１６ｍ５に
１０２４回であり、読出しや書込み動作に比べてサイク
ルがかなり長いため、多数のセンスアンプが同時に駆動
されるメモリセル動作の時間は非常に短い、そのため、
読出し、書込み時にセンスアンプによって充放電される
ビット線の数が大幅に減少するという作用により、ダイ
ナミックＲＡＭの消費電力が低減されるという効果があ
る。
また、ワード線を二重化し、かつメモリセルに直結され
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介してメインワード線に接続可能な構
成とし、リフレッシュ時には同一メインワード線に対応
するすべてのサブワード線をメインワード線に接続させ
るとともに、読出し、書込み時には一つのサブワード線
のみをメインワード線に接続させるようにしたので、新
たにプロセスを追加することなく、マスクの変更のみで
所望の動作を行なうダイナミックＲＡＭを形成すること
ができる。
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介してメインワード線に接続可能な構
成とし、リフレッシュ時には同一メインワード線に対応
するすべてのサブワード線をメインワード線に接続させ
るとともに、読出し、書込み時には一つのサブワード線
のみをメインワード線に接続させるようにしたので、新
たにプロセスを追加することなく、マスクの変更のみで
所望の動作を行なうダイナミックＲＡＭを形成すること
ができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
アドレスノンマルチプレクス方式でメモリセルを選択す
るようにしたものについて説明したが、Ｘ系アドレスの
ビット数をＹ系アドレスのビット数よりも大きくして、
ワードブロック選択ビットをＸ系アドレスに含ませるよ
うにすることによって、変則的ではあるがアドレスマル
チプレクス方式のメモリとすることも可能である。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
アドレスノンマルチプレクス方式でメモリセルを選択す
るようにしたものについて説明したが、Ｘ系アドレスの
ビット数をＹ系アドレスのビット数よりも大きくして、
ワードブロック選択ビットをＸ系アドレスに含ませるよ
うにすることによって、変則的ではあるがアドレスマル
チプレクス方式のメモリとすることも可能である。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、リフレッシュ動作を必要とするダイナミック
ＲＡＭにおいて、読出し、書込み時にセンスアンプによ
り充放電されるビット線の数を大幅に減少させることに
よって、消費電力の低減を図ることができる。
ＲＡＭにおいて、読出し、書込み時にセンスアンプによ
り充放電されるビット線の数を大幅に減少させることに
よって、消費電力の低減を図ることができる。
第１図は本発明に係るダイナミックＲＡＭの一実施例を
示す回路構成図である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＷＢ・・・・ワード
ブロック、ＭＷ・・・・メインワード線、ＳＷ・・・・
サブワード線、ＢＬ、ＢＴ・・・・ビット線、ＳＡ・・
・・読出し増幅回路（センスアンプ）、Ｑｙ・・・・カ
ラムスイッチ、ＡＤＨ・・・・アドレスバッファ、ＴＧ
・・・・タイミング発生回路。
示す回路構成図である。 Ｍ−ＡＲＹ・・・・メモリアレイ、ＷＢ・・・・ワード
ブロック、ＭＷ・・・・メインワード線、ＳＷ・・・・
サブワード線、ＢＬ、ＢＴ・・・・ビット線、ＳＡ・・
・・読出し増幅回路（センスアンプ）、Ｑｙ・・・・カ
ラムスイッチ、ＡＤＨ・・・・アドレスバッファ、ＴＧ
・・・・タイミング発生回路。
Claims (1)
- 【特許請求の範囲】 １、所定の周期でメモリセルの情報の書き直しを必要と
するリフレッシュ型半導体記憶装置において、読出し時
にはリフレッシュ時よりも少ない数の読出し増幅回路を
駆動させるような選択信号を形成するように構成されて
なることを特徴とする半導体記憶装置。 ２、互いに並行に配設された複数のワード線をそれぞれ
２重化し、一方を細分化してサブワード線とするととも
に、複数のサブワード線をスイッチ手段を介して共通の
メインワード線に接続可能に構成し、上記スイッチ手段
の制御を上記選択信号により行なうようにしてなること
を特徴とする請求項１記載の半導体記憶装置。 ３、上記サブワード線はポリシリコン層又は、ポリサイ
ド層で形成され、メモリセルを構成する選択用スイッチ
ＭＯＳＦＥＴのゲート電極を兼ねているとともに、メイ
ンワード線はアルミニウム層で形成されていることを特
徴とする請求項２記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88116284A JPH01286197A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
| KR1019890006106A KR100213602B1 (ko) | 1988-05-13 | 1989-05-08 | 다이나믹형 반도체 기억장치 |
| US08/503,738 US5719815A (en) | 1988-05-13 | 1995-07-18 | Semiconductor memory having a refresh operation cycle and operating at a high speed and reduced power consumption in a normal operation cycle |
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| US09/234,101 US6108264A (en) | 1988-05-13 | 1999-01-19 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88116284A JPH01286197A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286197A true JPH01286197A (ja) | 1989-11-17 |
Family
ID=14683257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP88116284A Pending JPH01286197A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286197A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998056004A1 (en) * | 1997-06-03 | 1998-12-10 | Fujitsu Limited | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS62241198A (ja) * | 1986-04-14 | 1987-10-21 | Hitachi Ltd | ダイナミツク型ｒａｍ |
-
1988
- 1988-05-13 JP JP88116284A patent/JPH01286197A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972699A (ja) * | 1982-10-18 | 1984-04-24 | Mitsubishi Electric Corp | 半導体メモリ装置 |
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| US6459641B2 (en) | 1997-06-03 | 2002-10-01 | Fujitsu Limited | Semiconductor memory device |
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