JPH01286432A - 絶縁膜の欠陥の検出方法 - Google Patents
絶縁膜の欠陥の検出方法Info
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- JPH01286432A JPH01286432A JP11471388A JP11471388A JPH01286432A JP H01286432 A JPH01286432 A JP H01286432A JP 11471388 A JP11471388 A JP 11471388A JP 11471388 A JP11471388 A JP 11471388A JP H01286432 A JPH01286432 A JP H01286432A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路の製造工程で使われる各種
プラズマプロセスやイオン注入工程等で生じたゲート酸
化膜等の静電破壊の位置を精確に、かつ簡便に調べる絶
縁膜の欠陥の検出方法に関するものである。
プラズマプロセスやイオン注入工程等で生じたゲート酸
化膜等の静電破壊の位置を精確に、かつ簡便に調べる絶
縁膜の欠陥の検出方法に関するものである。
（従来の技術）
半導体集積回路の製造において、ドライエツチングに代
表される各種プラズマプロセスやイオン注入工程の比重
が年々増加している。これらの技術はアンダカット（サ
イドエツチング）量が小さいこと、不純物導入量の制御
性が優れていること等の利点があるため、半導体集積回
路の微細化。
表される各種プラズマプロセスやイオン注入工程の比重
が年々増加している。これらの技術はアンダカット（サ
イドエツチング）量が小さいこと、不純物導入量の制御
性が優れていること等の利点があるため、半導体集積回
路の微細化。
高集積化を牽引する中心的技術となってきた。しかしな
がら、こうした技術はイオンを利用しているため、プロ
セスにおいて半導体集積回路中の絶縁膜にバイアス電圧
が印加され、その結果、場合によってはゲート絶縁膜の
静電破壊の発生という不都合が生じることがある。ゲー
ト絶縁膜の静電破壊は半導体集積回路の機能を失わせる
ため、静電破壊の生じない安定した製造条件を見出すこ
とが必要である。このためには、静電破壊のウニ八面内
分布や静電破壊を起こし易いゲート電極のバタン寸法や
バタン形状、ゲート電極密集度や、まわりの他のバタン
の配置と静電破壊の関係について詳細なデータを収集す
る必要がある。
がら、こうした技術はイオンを利用しているため、プロ
セスにおいて半導体集積回路中の絶縁膜にバイアス電圧
が印加され、その結果、場合によってはゲート絶縁膜の
静電破壊の発生という不都合が生じることがある。ゲー
ト絶縁膜の静電破壊は半導体集積回路の機能を失わせる
ため、静電破壊の生じない安定した製造条件を見出すこ
とが必要である。このためには、静電破壊のウニ八面内
分布や静電破壊を起こし易いゲート電極のバタン寸法や
バタン形状、ゲート電極密集度や、まわりの他のバタン
の配置と静電破壊の関係について詳細なデータを収集す
る必要がある。
第６図はＭＯＳトランジスタの断面図である。
１はｐ形シリコン基板、２は素子間分離用に設けた厚い
選択酸化膜（酸化シリコン膜）、３はゲート酸化膜（酸
化シリコンｔｌり、４はゲート電極として作用する多結
晶シリコン層、５はソース、ドレインとして作用するｎ
“拡散層、６は層間絶縁膜、７はコンタクトホールであ
る。
選択酸化膜（酸化シリコン膜）、３はゲート酸化膜（酸
化シリコンｔｌり、４はゲート電極として作用する多結
晶シリコン層、５はソース、ドレインとして作用するｎ
“拡散層、６は層間絶縁膜、７はコンタクトホールであ
る。
ゲート電極の静電破壊を引ぎ起こす可能性のある工程の
数例を具体的に列挙すると、 ｌ）ゲート電極の加工（多結晶シリコン層４のドライエ
ツチング） ２） ｎ“拡散層５の形成用の砒素イオン注入（多結
晶シリコン層４をマスクにイオン注入）３）層間絶縁膜
６のコンタクトホール７形成（多結晶シリコン層４への
コンタクト） ４）アルミニウム層の形成（ゲート電極への電気的接触
） ５）アルミニウム配線の加工（同上） 等が想定される。どの場合もゲート絶縁膜３は多結晶シ
リコン層４で覆われているため、従来の絶縁膜の欠陥の
検出法はこの多結晶シリコン層４をそのまま利用してＭ
ＯＳキャパシタとして多結晶シリコン層４と半導体基板
間のリーク電極を測定する方法が使われていた。
数例を具体的に列挙すると、 ｌ）ゲート電極の加工（多結晶シリコン層４のドライエ
ツチング） ２） ｎ“拡散層５の形成用の砒素イオン注入（多結
晶シリコン層４をマスクにイオン注入）３）層間絶縁膜
６のコンタクトホール７形成（多結晶シリコン層４への
コンタクト） ４）アルミニウム層の形成（ゲート電極への電気的接触
） ５）アルミニウム配線の加工（同上） 等が想定される。どの場合もゲート絶縁膜３は多結晶シ
リコン層４で覆われているため、従来の絶縁膜の欠陥の
検出法はこの多結晶シリコン層４をそのまま利用してＭ
ＯＳキャパシタとして多結晶シリコン層４と半導体基板
間のリーク電極を測定する方法が使われていた。
（発明が解決しようとする課題〕
しかしながら、このＭＯＳキャパシタ法は、プローブ針
を接触させるパッド電極（通常８０μｍ０以上）が必要
であるため、微細バタンか数多く存在する場合には、事
実上、絶縁膜欠陥位置評価ができないという欠点があっ
た。特に、数μｍ程度の微細バタンかおびただしく並ぶ
ＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ
）やＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の
ような記憶回路の場合、ＭＯＳキャパシタ法では静電破
壊の生じた位置の精確な検出はほとんどできなかった。
を接触させるパッド電極（通常８０μｍ０以上）が必要
であるため、微細バタンか数多く存在する場合には、事
実上、絶縁膜欠陥位置評価ができないという欠点があっ
た。特に、数μｍ程度の微細バタンかおびただしく並ぶ
ＲＡ Ｍ （ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ
）やＲＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の
ような記憶回路の場合、ＭＯＳキャパシタ法では静電破
壊の生じた位置の精確な検出はほとんどできなかった。
その結果、静電破壊現象の適切で迅速な把握ができす、
半導体集積回路のプロセス開発にとって大きな障害とな
っていた。
半導体集積回路のプロセス開発にとって大きな障害とな
っていた。
この発明の目的は、以上のような欠点を解決するため、
プラズマプロセス等で生じた静電破壊（欠陥）の位置を
精確に検出できる方法を提供することにある。すなわち
、実際の半導体集積回路の製作工程でプラズマプロセス
等の影響を調べるのに適した絶縁膜の欠陥の検出方法を
提供するものである。
プラズマプロセス等で生じた静電破壊（欠陥）の位置を
精確に検出できる方法を提供することにある。すなわち
、実際の半導体集積回路の製作工程でプラズマプロセス
等の影響を調べるのに適した絶縁膜の欠陥の検出方法を
提供するものである。
この発明にかかる絶縁膜の欠陥の検出方法は、絶縁膜上
に金属膜を選択的に形成する工程と、この金属膜を絶縁
膜を損わずに除去する工程と、銅イオンを含む溶媒中の
２つの電極の間にこの半導体集積回路を保持し、この２
つの電極間に所望の直流電圧を印加することによって欠
陥のある絶縁膜の上に銅を析出させる工程とからなるも
のである。
に金属膜を選択的に形成する工程と、この金属膜を絶縁
膜を損わずに除去する工程と、銅イオンを含む溶媒中の
２つの電極の間にこの半導体集積回路を保持し、この２
つの電極間に所望の直流電圧を印加することによって欠
陥のある絶縁膜の上に銅を析出させる工程とからなるも
のである。
この発明においては、絶縁膜に欠陥があると、この欠陥
部分に銅が析出することから多数の欠陥があっても確実
に検出できる。
部分に銅が析出することから多数の欠陥があっても確実
に検出できる。
（実施例〕
（実施例１〕
（ゲート電極加工時の静電破壊を調べる場合）ここでは
、ゲート電極加工用のドライエツチング工程で生じうる
静電破壊（ゲート酸化膜の）の位置を検出する方法につ
いて述べる。
、ゲート電極加工用のドライエツチング工程で生じうる
静電破壊（ゲート酸化膜の）の位置を検出する方法につ
いて述べる。
まず、第１図（ａ）に示す半導体集積回路を製作する。
これは、モリブデン層１４をゲート電極としたＭＯＳ構
造の断面構造図である。１はｐ形シリコン基板、２は厚
い選択酸化膜、３はゲート酸化膜、１４はゲート電極と
して作用するモリブデン層、２４はフォトレジストであ
る。ゲート酸化膜３の厚さは、仮に１０ｎｍとする。次
いで、想定しているゲート電極加工のエツチング条件で
処理し、その後、フォトレジスト２４を除去すると、第
１図（ｂ）の構造が得られる。このエツチングの際に、
モリブデン層１４直下のゲート酸化膜３が静電破壊を起
こす可能性があり、その絶縁性を調べることがここでの
目的である。実際の半導体集積回路で使われるゲート電
極の材料は多結晶シリコンが多いが、ここでは、ゲート
電極材料としてモリブデンを選んだ。ゲート加工時の静
電破壊現象はこのゲート電極材料の変更によって影舌を
うけない。
造の断面構造図である。１はｐ形シリコン基板、２は厚
い選択酸化膜、３はゲート酸化膜、１４はゲート電極と
して作用するモリブデン層、２４はフォトレジストであ
る。ゲート酸化膜３の厚さは、仮に１０ｎｍとする。次
いで、想定しているゲート電極加工のエツチング条件で
処理し、その後、フォトレジスト２４を除去すると、第
１図（ｂ）の構造が得られる。このエツチングの際に、
モリブデン層１４直下のゲート酸化膜３が静電破壊を起
こす可能性があり、その絶縁性を調べることがここでの
目的である。実際の半導体集積回路で使われるゲート電
極の材料は多結晶シリコンが多いが、ここでは、ゲート
電極材料としてモリブデンを選んだ。ゲート加工時の静
電破壊現象はこのゲート電極材料の変更によって影舌を
うけない。
次いで、モリブデン層１４をリン酸と硝酸と水の混合液
で選択的に除去すると、第１図（Ｃ）の構造が得られる
。この混合液は、酸化シリコン膜をエツチングしないた
め、ケート酸化膜３はモリブデン層１４除去の影響を受
けない（すなわち、モリブデン層１４の除去によってゲ
ート酸化膜欠陥が増大したり減少したりすることはない
）。
で選択的に除去すると、第１図（Ｃ）の構造が得られる
。この混合液は、酸化シリコン膜をエツチングしないた
め、ケート酸化膜３はモリブデン層１４除去の影響を受
けない（すなわち、モリブデン層１４の除去によってゲ
ート酸化膜欠陥が増大したり減少したりすることはない
）。
次いで、銅析出法を利用したゲート酸化膜欠陥評価を行
う。第２図は銅析出法に用いる装置の断面構造図である
。８はフッ素樹脂製のビー力、９はフッ素樹脂製のステ
ージ、１０は金メツキを施した下部電極、１１はメチル
アルコール、１２は純銅製の上位電極、１３は試料のウ
ェハ、１５は直流電源、１６はフッ素樹脂製の被覆材を
かぶせた配線である。
う。第２図は銅析出法に用いる装置の断面構造図である
。８はフッ素樹脂製のビー力、９はフッ素樹脂製のステ
ージ、１０は金メツキを施した下部電極、１１はメチル
アルコール、１２は純銅製の上位電極、１３は試料のウ
ェハ、１５は直流電源、１６はフッ素樹脂製の被覆材を
かぶせた配線である。
銅イオンを含んだメチルアルコール１１中に２つの電極
１．０．１２を浸し、この２つの電極１０．１２間にウ
ェハ１３をセットし、２つの電極１０．１２間に所望の
電位を印加する。もしゲート酸化膜３の絶縁性が失われ
ていればその部分に銅が析出する。逆に、もしケート酸
化膜３の絶縁性が保持されていれば銅は析出しない。析
出した銅は光学顕微鏡で容易に観察できる。ゲート酸化
膜欠陥の位置の検出精度は１〜２７ｚｍである。
１．０．１２を浸し、この２つの電極１０．１２間にウ
ェハ１３をセットし、２つの電極１０．１２間に所望の
電位を印加する。もしゲート酸化膜３の絶縁性が失われ
ていればその部分に銅が析出する。逆に、もしケート酸
化膜３の絶縁性が保持されていれば銅は析出しない。析
出した銅は光学顕微鏡で容易に観察できる。ゲート酸化
膜欠陥の位置の検出精度は１〜２７ｚｍである。
第１図（Ｃ）のようなバタンかウェハ上に所１１ましと
数多く存在していても、どの部分に銅析出が生じている
かを検出することにより、どの部分のゲート酸化膜３に
絶縁破壊が生じたかを調へることができる。この観察結
果から静電破壊を受けにくいバタン寸法や、バタン配置
を知ることができる。
数多く存在していても、どの部分に銅析出が生じている
かを検出することにより、どの部分のゲート酸化膜３に
絶縁破壊が生じたかを調へることができる。この観察結
果から静電破壊を受けにくいバタン寸法や、バタン配置
を知ることができる。
ゲート電極材料として、ここではモリブデンを使用した
が、他の材料を用いてもよいことはいうまでもない。た
だし、ゲート電極の除去の際、ゲート酸化膜３がエツチ
ングされないことが最低限必要であり、ゲート電極のエ
ツチング速度とゲート酸化膜（酸化シリコン）３のエツ
チング速度の比が、少なくとも３００以上であるエツチ
ング方法を具体的に適用できなければならない。そりブ
デンのエツチング速度とゲート酸化膜（酸化シリコン）
３のエツチング速度の比が、少なくとも３００以上であ
るエツチング液としては、上述したリン酸と硝酸と水と
混合液あるいは過酸化水素があり、問題なく（ゲート酸
化Ｄｉ３に影響をおよぼさずに）モリブデン層１４の除
去ができる。この実施例において、ゲート電極としてモ
リブデンを選択したのはこのような理由による。アルミ
ニウムについても上記条件を満たすエツチング液がある
。多結晶シリコンが不適なのは、上記条件を満たすエツ
チング方法がないことによる。
が、他の材料を用いてもよいことはいうまでもない。た
だし、ゲート電極の除去の際、ゲート酸化膜３がエツチ
ングされないことが最低限必要であり、ゲート電極のエ
ツチング速度とゲート酸化膜（酸化シリコン）３のエツ
チング速度の比が、少なくとも３００以上であるエツチ
ング方法を具体的に適用できなければならない。そりブ
デンのエツチング速度とゲート酸化膜（酸化シリコン）
３のエツチング速度の比が、少なくとも３００以上であ
るエツチング液としては、上述したリン酸と硝酸と水と
混合液あるいは過酸化水素があり、問題なく（ゲート酸
化Ｄｉ３に影響をおよぼさずに）モリブデン層１４の除
去ができる。この実施例において、ゲート電極としてモ
リブデンを選択したのはこのような理由による。アルミ
ニウムについても上記条件を満たすエツチング液がある
。多結晶シリコンが不適なのは、上記条件を満たすエツ
チング方法がないことによる。
（実施例２）
（イオン注入時の静電破壊を調べる場合）ここでは、イ
オン注入工程（ｎ＋拡散層５の形成；ソース、ドレイン
用）で、どの領域のゲート酸化膜３が静電破壊を受けや
すいかを調べる方法について述べる。
オン注入工程（ｎ＋拡散層５の形成；ソース、ドレイン
用）で、どの領域のゲート酸化膜３が静電破壊を受けや
すいかを調べる方法について述べる。
まず、第３図（ａ）に示す半導体集積回路を製作する。
これはモリブデン層１４をゲート電極としたＭＯＳトラ
ンジスタの断面構造図である。２１はｎ形シリコン基板
である。ゲート酸化膜３の厚さは、仮にｆＯｎｍとする
。このモリブデン層１４をマスクにソース、ドレイン用
の砒素イオン注入を行い、次いで、９００−１０００℃
で熱処理を行うと、第３図（ｂ）の構造が得らえる。イ
オン注入の際に、モリブデン層１４直下のゲート巖化膜
３が静電破壊を起こす可能性があり、その絶縁性を調べ
ることがここでの目的である。実際の半導体集積回路で
は、ゲート電極の材料として多結晶シリコンを用いるこ
とが多いが、モリブデンをゲート電極として用いても、
イオン注入時の静電破壊を調べるのには支障がない。次
いで、モリブデン層１４をリン酸と硝酸との混合液で選
択的に除去すると、第３図（Ｃ）が得られる。次いで、
前例と同じく、銅析出法を用いてゲート酸化膜欠陥の評
価を行う。
ンジスタの断面構造図である。２１はｎ形シリコン基板
である。ゲート酸化膜３の厚さは、仮にｆＯｎｍとする
。このモリブデン層１４をマスクにソース、ドレイン用
の砒素イオン注入を行い、次いで、９００−１０００℃
で熱処理を行うと、第３図（ｂ）の構造が得らえる。イ
オン注入の際に、モリブデン層１４直下のゲート巖化膜
３が静電破壊を起こす可能性があり、その絶縁性を調べ
ることがここでの目的である。実際の半導体集積回路で
は、ゲート電極の材料として多結晶シリコンを用いるこ
とが多いが、モリブデンをゲート電極として用いても、
イオン注入時の静電破壊を調べるのには支障がない。次
いで、モリブデン層１４をリン酸と硝酸との混合液で選
択的に除去すると、第３図（Ｃ）が得られる。次いで、
前例と同じく、銅析出法を用いてゲート酸化膜欠陥の評
価を行う。
第３図（ｂ）のようなバタンかウェハ上の所せましと数
多く存在しても、どの部分に銅析出が生じているかを検
出することにより、どの部分のゲート酸化膜３が絶縁破
壊を生じたかを調べることができる。
多く存在しても、どの部分に銅析出が生じているかを検
出することにより、どの部分のゲート酸化膜３が絶縁破
壊を生じたかを調べることができる。
〔実施例３〕
（コンタクトホール形成時の静電破壊を調べる場合）
ここでは、コンタクトホール形成用のドライエツチング
工程で、どの領域のゲート酸化膜３に絶縁破壊が生じた
かを調べる方法について述べる。
工程で、どの領域のゲート酸化膜３に絶縁破壊が生じた
かを調べる方法について述べる。
まず、第４図（ａ）に示す構造を製作する。これは、モ
リブデン層（ゲート電極）１４上に眉間絶縁膜６を形成
した時のＭＯＳ構造の断面図である。ゲート酸化膜３の
厚さは１０ｎｍとする。次いで、ゲート電極１４に電気
的接触をはかるため、層間絶縁膜６にコンタクトホール
７を形成すると、第４図（ｂ）の構造が得らえる。この
コンタクトホール７の形成の際に、ゲート電極１４直下
のゲート酸化膜３が静電破壊を起こす可能性があり、そ
の絶縁性を調べることがここでの目的である。次いで、
このコンタクトホール７を利用してモリブデン層１４を
除去すると第４図（Ｃ）の構造が得らえる。次いで、前
例と同じく銅析出法を用いてゲート酸化膜欠陥の評価を
行う。
リブデン層（ゲート電極）１４上に眉間絶縁膜６を形成
した時のＭＯＳ構造の断面図である。ゲート酸化膜３の
厚さは１０ｎｍとする。次いで、ゲート電極１４に電気
的接触をはかるため、層間絶縁膜６にコンタクトホール
７を形成すると、第４図（ｂ）の構造が得らえる。この
コンタクトホール７の形成の際に、ゲート電極１４直下
のゲート酸化膜３が静電破壊を起こす可能性があり、そ
の絶縁性を調べることがここでの目的である。次いで、
このコンタクトホール７を利用してモリブデン層１４を
除去すると第４図（Ｃ）の構造が得らえる。次いで、前
例と同じく銅析出法を用いてゲート酸化膜欠陥の評価を
行う。
第４図（ｂ）のようなバタンかウェハ上に所せましと数
多く存在していても、該当するコンタクトホール７の部
分に銅析出が生じているかどうかを検出することにより
、どの部分のゲート酸化膜３に絶縁破壊が生じたかを調
べることができる。
多く存在していても、該当するコンタクトホール７の部
分に銅析出が生じているかどうかを検出することにより
、どの部分のゲート酸化膜３に絶縁破壊が生じたかを調
べることができる。
“（実施例４〕
（アルミニウム配線の加工時の静電破壊を調べる場合）
ここでは、アルミニウム配線加工用のドライエツチング
によって、どの部分のゲート酸化膜３に絶縁破壊が生じ
たかを調べる方法について述べる。
によって、どの部分のゲート酸化膜３に絶縁破壊が生じ
たかを調べる方法について述べる。
まず、第５図（ａ）に示す構造を製作する。これは、層
間絶縁膜６上にアルミニウム配線層１８を形成した後の
断面図である。ゲート電極１４の材料はモリブデンとし
て、ゲート酸化膜３の厚さは１０ｎｍとする。次いで、
所定のエツチング条件でアルミニウム配線層１８のエツ
チングを行うと、第５図（ｂ）の構造が得らえる。この
アルミニウム配線層１８のエツチングの際にゲート電極
１４直下のゲート酸化膜３が静電破壊を起こす可能性が
あり、その絶縁性を調べることがここでの目的である。
間絶縁膜６上にアルミニウム配線層１８を形成した後の
断面図である。ゲート電極１４の材料はモリブデンとし
て、ゲート酸化膜３の厚さは１０ｎｍとする。次いで、
所定のエツチング条件でアルミニウム配線層１８のエツ
チングを行うと、第５図（ｂ）の構造が得らえる。この
アルミニウム配線層１８のエツチングの際にゲート電極
１４直下のゲート酸化膜３が静電破壊を起こす可能性が
あり、その絶縁性を調べることがここでの目的である。
まず、アルミニウム配線層１８を除去し、次いで、モリ
ブデン層１４を除去すると、第５図（Ｃ）の構造が得ら
れる。次いで、前例と同じく銅析出法を用いてゲート酸
化膜欠陥の評価を行う。
ブデン層１４を除去すると、第５図（Ｃ）の構造が得ら
れる。次いで、前例と同じく銅析出法を用いてゲート酸
化膜欠陥の評価を行う。
第５図（ｂ）のようなバタンがウェハ上に所せましと数
多く存在していても、該当するコンタクトホール７の部
分に銅析出が生じているかどうかを検出することにより
、どの部分のゲート酸化膜３に絶縁破壊が生じたかどう
かを調べることができる。
多く存在していても、該当するコンタクトホール７の部
分に銅析出が生じているかどうかを検出することにより
、どの部分のゲート酸化膜３に絶縁破壊が生じたかどう
かを調べることができる。
この発明は以上説明したように、絶縁膜上に金属膜を選
択的に形成する工程と、この金属膜を絶縁膜を損わずに
除去する工程と、銅イオンを含む溶媒中の２つの電極の
間にこの半導体集積回路を保持し、この２つの電極間に
所望の直流電圧を印加することによって欠陥のある絶縁
膜の上に銅を析出させる工程とからなるので、どのプラ
ズマプロセスやイオン注入工程がゲート酸化膜の静電破
壊を引き起こしているか簡便に調べることができ、また
、従来になく詳細な静電破壊のマツプ（ウニ八面内の）
が得られるという利点がある。こめ結果、半導体集積回
路の開発速度が速くなり、時間的にも材料的にも無駄な
投資を避けることができる。
択的に形成する工程と、この金属膜を絶縁膜を損わずに
除去する工程と、銅イオンを含む溶媒中の２つの電極の
間にこの半導体集積回路を保持し、この２つの電極間に
所望の直流電圧を印加することによって欠陥のある絶縁
膜の上に銅を析出させる工程とからなるので、どのプラ
ズマプロセスやイオン注入工程がゲート酸化膜の静電破
壊を引き起こしているか簡便に調べることができ、また
、従来になく詳細な静電破壊のマツプ（ウニ八面内の）
が得られるという利点がある。こめ結果、半導体集積回
路の開発速度が速くなり、時間的にも材料的にも無駄な
投資を避けることができる。
第１図はゲート電極加工時のゲート酸化膜の静電破壊を
想定した場合のこの発明の実施例を示す図、第２図は銅
析出法を実施する装置の構成図、第３図はイオン注入時
のゲート酸化膜の静電破壊を想定した場合のこの発明の
実施例を示す工程図、第４図はコンタクトホール形成時
のゲート酸化膜の静電破壊を想定した場合のこの発明の
実施例を示す工程図、第５図はアルミニウム配線の加工
時のゲート酸化膜の静電破壊を想定した場合のこの発明
の実施例を示す工程図、第６図はＭＯ３トランジスタの
構成を示す断面図である。 図中、１はＰ形シリコン基板、２は素子間分離用に設け
た厚い選択酸化膜（酸化シリコン膜）、３はゲート酸化
膜（酸化シリコン膜）、４はゲート電極として作用する
多結晶シリコン層、５はソース、ドレインとして作用す
るｎ９拡散層、６は層間絶縁膜、７はコンタクトホール
、８はフッ素樹脂製のビー力、９はフッ素樹脂製のステ
ージ、１ｏは金メツキを施した下部電極、１１はメチル
アルコール、１２は純銅製の上位電極、１３は試料のウ
ェハ、１４はモリブデン層（ゲート電極）、１５は直流
電源、１６は配線、１８はアルミニウム配線層、２１は
ｎ形シリコン基板、２４はフォトレジストである。 第２区 −１０ＱＶ 第３図 ／−１ｎ形シリコン暴秋 第４図 １ ニンタクトホーノム 第５図 １８ アルミニウム配り纏Ｊ− １只 第６図 ４ 、多ｌ吉晶シリコン１
想定した場合のこの発明の実施例を示す図、第２図は銅
析出法を実施する装置の構成図、第３図はイオン注入時
のゲート酸化膜の静電破壊を想定した場合のこの発明の
実施例を示す工程図、第４図はコンタクトホール形成時
のゲート酸化膜の静電破壊を想定した場合のこの発明の
実施例を示す工程図、第５図はアルミニウム配線の加工
時のゲート酸化膜の静電破壊を想定した場合のこの発明
の実施例を示す工程図、第６図はＭＯ３トランジスタの
構成を示す断面図である。 図中、１はＰ形シリコン基板、２は素子間分離用に設け
た厚い選択酸化膜（酸化シリコン膜）、３はゲート酸化
膜（酸化シリコン膜）、４はゲート電極として作用する
多結晶シリコン層、５はソース、ドレインとして作用す
るｎ９拡散層、６は層間絶縁膜、７はコンタクトホール
、８はフッ素樹脂製のビー力、９はフッ素樹脂製のステ
ージ、１ｏは金メツキを施した下部電極、１１はメチル
アルコール、１２は純銅製の上位電極、１３は試料のウ
ェハ、１４はモリブデン層（ゲート電極）、１５は直流
電源、１６は配線、１８はアルミニウム配線層、２１は
ｎ形シリコン基板、２４はフォトレジストである。 第２区 −１０ＱＶ 第３図 ／−１ｎ形シリコン暴秋 第４図 １ ニンタクトホーノム 第５図 １８ アルミニウム配り纏Ｊ− １只 第６図 ４ 、多ｌ吉晶シリコン１
Claims (1)
- 半導体集積回路の絶縁膜の欠陥の検出方法において、
前記絶縁膜上に金属膜を選択的に形成する工程と、この
金属膜を前記絶縁膜を損なわずに除去する工程と、銅イ
オンを含む溶媒中の２つの電極の間にこの半導体集積回
路を保持し、この２つの電極間に所望の直流電圧を印加
することによって、欠陥のある絶縁膜の上に銅を析出さ
せる工程とからなることを特徴とする絶縁膜の欠陥の検
出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471388A JPH01286432A (ja) | 1988-05-13 | 1988-05-13 | 絶縁膜の欠陥の検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471388A JPH01286432A (ja) | 1988-05-13 | 1988-05-13 | 絶縁膜の欠陥の検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286432A true JPH01286432A (ja) | 1989-11-17 |
Family
ID=14644756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11471388A Pending JPH01286432A (ja) | 1988-05-13 | 1988-05-13 | 絶縁膜の欠陥の検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286432A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07270369A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 電子部品の故障解析方法 |
| KR100503651B1 (ko) * | 2002-11-26 | 2005-07-22 | 주식회사 실트론 | 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 |
| CN103033543A (zh) * | 2011-09-30 | 2013-04-10 | 深圳市海盈科技有限公司 | 一种锂离子电池用铝塑膜外壳破损的检测方法 |
| CN104977336A (zh) * | 2015-07-01 | 2015-10-14 | 中国核动力研究设计院 | 一种量化测定氧化膜微观缺陷的方法与仪器 |
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| JPS52132682A (en) * | 1976-04-28 | 1977-11-07 | Nec Corp | Detection method of insulating film |
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-
1988
- 1988-05-13 JP JP11471388A patent/JPH01286432A/ja active Pending
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