JPH01286644A - ディジタル伝送端局装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 低次群−高次群伝送路間に挿入された被監視回路と、伝
送路ＩＩの高次群信号を低次群信号に変換する基準回路
と、該基準回路の出力信号と伝送路ｉの信号とをビット
照合するビット照合回路とを備えたディジタル伝送端局
装置に関し、ビット照合動作の低速化を図ることを目的
とし、該ビット照合回路を、該基準回路の出力信号と該
伝送路Ｉの信号とを共に１／Ｎ（Ｎは正の整数）にサン
プリングするサンプリング位相同期部と、該サンプリン
グされた両信号の不一致を検出するビットエラー検出部
と、該ビットエラー検出部からの不一致信号により該位
相同期部の両人力信号の位相を同期させるための制御信
号を発生するとともに該不一致信号の発生率に応じてア
ラーム信号を発生する制御部とで構成する。

〔産業上の利用分野〕

本発明はディジタル伝送端局装置に関し、特に低次群−
高次群伝送路間に挿入された被監視回路と、伝送路ＩＩ
の高次群信号を低次群信号に変換する基準回路と、該基
準回路の出力信号と伝送路Ｉの信号とをビット照合する
ビット照合回路とを備えたディジタル伝送端局装置に関
するものである。

このようなディジタル伝送端局装置に用いられるビット
照合回路は、ディジタル伝送端局装置の障害によって発
生する伝送信号のビットエラーを検出する回路であり、
そのビットエラーを検出した時にはアラームを発生して
現用系と予備系との切り替えを行うものである。

従って、回路系統を切り替えるために回線の瞬断が生じ
るので、ビットエラーの検出は正確に行う必要がある。

〔従来の技術〕

第６図は従来から用いられているディジタル伝送端局装
置を示したもので、１は伝送路Ｉ−■間に挿入された例
えば多重化（ＭＵＸ＞回路又は分離（ＤＭＵＸ）回路等
の被監視回路、２は伝送路ＩＩの信号が高次群（例えば
、２８０Ｍｂ／ｓ）信号であれば低次群（例えば、１４
０Ｍｂ／ｓ）信号に変換する基準回路、そして、３は伝
送路Ｉの信号と基準回路２の出力信号とをビット照合す
るビット照合回路である。このビット照合回路３は、両
データを入力して位相同期引き込みを行う位相同期部３
１と、この位相同期部３１から出力される両データの不
一致によるビットエラーを検出するビットエラー検出部
３２と、このビットエラー検出部３２で検出されたエラ
ーピントを受けて位相同期部３１を制御するための制御
信号を発生するとともにビット照合結果に応じて現用−
子備切り替え信号を発生する制御部３３とで構成されて
いる。

第７図は、ビット照合回路３の具体例を示し、特に位相
同期部３１の具体的な回路構成が示されている。この位
相同期部３１は、高次群信号と低次群信号の信号経路の
差による時間差を除去して両人力信号の位相同期をとる
ためのもので、高次群信号■を入力するシフトレジスタ
３１１と、このシフトレジスタ３１１の各段から出力さ
れる並列出力のうちの１ビツトを選択するセレクタ３１
２と、シフトレジスタ３１１のクロック（１４０Ｍｂ／
Ｓ）により低次群信号をラッチするフリップフロップ３
１３とで構成されている。セレクタ３１２の出力信号と
フリップフロップ３１３の出力信号はビットエラー検出
部としてのＥＯＲゲート３２に入力される。そして、制
御部３３からはセレクタ３１２に制御信号が与えられて
いる。

このようなビット照合回路の動作を第８図のタイムチャ
ートを参照して説明すると、低次群信号はフリップフロ
ップ３１３により受信されて信号■としてゲート３２に
送られる。また、高次群信号■はシフトレジスタ３１１
でシフトされて信号■、■になる。そして、セレクタ３
１２は、例えばこのうちの信号■を選択して信号■をゲ
ート３２に送る。第８図の例では、信号■を選択したた
めにゲート３２の出力信号■は０”となり、−致検出し
たこと（ビットエラーが無いこと）を示しているが、信
号■が不一致検出を示した時には、制御部３３はその不
一致検出がなくなるまで、セレクタ３１２を制御し、シ
フトレジスタ３１１の出力の選択を１ビツト（１本）づ
つずらしながらゲート３２に送る。

このようにして一方の人力信号に遅延制御をかけるが、
不一致検出のエラーレートがタイマ３４によって設定さ
れた時間中に閾値以下にならないときには、制御部３３
からアラーム信号が発生され、回線切替等の処置が行わ
れることになる。また、エラーレートが闇値以下になっ
たときには、ロックをかけてビット同期をとる。

（発明が解決しようとする課題〕 上記のようなディジタル伝送端局装置においては、ビッ
ト照合動作がその入力信号のビットレートで行っていた
ため、高速ビットレートでは、高速素子を使用せざるを
得す、使用可能な素子の種類が限定されてしまう、その
ため、消費電力が大きくなるとともに回路設計効率が悪
くなるというという問題点があった。

従って、本発明は、低次群−高次群伝送路間に挿入され
た被監視回路と、伝送路Ｈの高次群信号を低次群信号に
変換する基準回路と、該基準回路の出力信号と伝送路Ｉ
の信号とをビット照合するビット照合回路とを備えたデ
ィジタル伝送端局装置において、ビット照合動作の低速
化を図ることを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明者は、ランダムエラ
ーに対しては全ビット比較でなくても、サンプリングし
てもエラーレートは変わらないことに着眼した。

そこで、本発明に係るディジタル伝送端局装置では、第
１図に原理的に示すように、ビット照合回路３を、基準
回路２の出力信号と伝送路Ｉの信号とを共に１／Ｎ（Ｎ
は正の整数）にサンプリングするサンプリング位相同期
部１１と、このサンプリングされた両信号の不一致を検
出するビットエラー検出部３２と、ビットエラー検出部
３２からの不一致信号により該位相同期部１１の両入力
信号の位相を同期させるための制御信号を発生するとと
もに該不一致信号の発生率に応じてアラーム信号を発生
する制御部３３とで構成している。

このサンプリング位相同期部１１でのサンプリング動作
には、リングカウンタによって一方の入力信号だけをＮ
分周し、何れかの出力をセレクタによって選択する場合
と、両方の入力信号をカウンタ回路でＮ分周し、一方の
カウント動作を停止させる場合とがある。

〔作　　　用〕

第１図に示す本発明に係るディジタル伝送端局装置にお
いては、特にビット照合回路３のサンプリング位相同期
部１１を、基準回路２の出力信号と伝送路Ｉの信号とを
共に１／Ｎ（Ｎは正の整数）にサンプリングする。従っ
て、ビット照合回路３の両入力信号のビットレートは低
速化されて、ピントエラーが奢灸出される。

〔実　施　例〕

以下、本願発明に係るディジタル伝送端局装置の実施例
を説明する。

第２図は、本発明のディジタル伝送端局装置に用いるビ
ット照合回路の第１の実施例を示したもので、位相同期
部１１が、一方の入力信号（この実施例では低次群信号
）のクロックをＮ分周（この実施例では１／４に分周す
る）するリングカウンタ（ＲＣ）１１１と、制御部３３
からの制御信号によりリングカウンタ１１１の出力の内
の何れかを選択するセレクタ（ＳＥＬ）１１２と、セレ
クタ１１２の出力によって低次群信号をサンプリングす
るフリップフロップ１１３と、リングカウンタ１１１の
固定出力によって他方の入力信号（この実施例では高次
群信号）をサンプリングするフリップフロップ１１４と
で構成されている。

第３図は、第２図の実施例のタイムチャートを示したも
ので、このタイムチャートを参照して第２図の実施例の
動作を説明する。尚、両図において、同じ符号は同じ部
分の信号を示している。

まず、クロック■はリングカウンタ１１１でｌ／４に分
周され１ビツトづつずれた出力を４本出しくそのうちの
出力［相］と［相］とが第３図に示されている）、セレ
クタ部１１２がそのうちの１本を選択して出力＠を発生
する。この選択された分周クロック＠で低次群信号デー
タ＠をフリップフロップ１１３によりサンプリングして
出力■を発生し、ビットエラー検出部としてのＥＯＲゲ
ート３２に送る。

一方、高次群信号データ■は、固定された分周クロック
［相］でフリップフロップ１１４によりサンプリングさ
れて信号［相］としてゲート３２に送られる。

このようにして送られてきた信号■、［株］をゲート３
２で不一致検出し、信号［相］としてフリップフロップ
２１に与える。このフリップフロップ２１のクロックは
セレクタ１１２からの出力信号＠を遅延回路２２で一定
時間遅延させた出力を用いている。この遅延回路２２の
出力によって打ち抜かれたゲート３２の出力■は出力［
株］として制御部３３に与えられる。

制御部３３では、出力［相］のエラーレートが闇値を越
えていれば、制御信号を発生してセレクタ１１２を制御
してリングカウンタ１１１の他の分周クロックを選択す
る。

このような動作を繰り返し、タイマ３４で設定された一
定時間内にエラーレートが闇値以下に下がった時には、
ロックして長時間のエラー監視に入る。

このようにして、各フリップフロップ、ＥＯＲゲート３
２、セレクタ１１２がビットレートの１／４の動作速度
となる。

尚、上記の実施例で、遅延回路２２を用いたのは、信号
■の立ち上がりと信号［相］の変化点とが一致して誤動
作が生ずるのを防ぐためである。

第４図は、本発明に係るディジタル伝送端局装置に用い
るビット照合回路３の第２の実施例を示したもので、こ
の実施例では、位相同期部１１が、両入力信号を、共通
のクロックによりそれぞれＮ分周する２つのカウンタ回
路２３．２４を備えている。

カウンタ回路２３は、クロック■と低次群信号データＯ
とを入力するアンドゲート２３１と、クロック■と制御
部３３からの制御信号とを入力するアンドゲート２３２
と、アンドゲート２３１の出力◎をクロックとするフリ
ップフロップ２３３であって″０″出力（ζ出力）がＤ
入力となっているものと、アンドゲート２３２の出力を
１／Ｎに分周してフリップフロップ２３３のクリア入力
とする分周回路２３４と、分周出力＠によって、フリッ
プフロップ２３３のｌ”　（Ｑ）出力［相］を打ち抜く
フリップフロップ２３５とで構成されている。

また、カウンタ回路２４は、クロック■と高次群信号デ
ータ［相］とを入力するアンドゲート２４１と、クロッ
ク■を１／Ｎに分周する分周回路２４２と、アンドゲー
ト２４１の出力をクロックとするフリップフロップ２４
３であって″０″出力（ζ出力）が０人力となっている
ものと、分周出力［相］によって、フリップフロップ２
４３の１″（Ｑ）出力０を打ち抜くフリップフロップ２
４４とで構成されている。

第５図は、第４図の実施例のタイムチャートを示したも
ので、このタイムチャートを参照して第４図の実施例の
動作を説明する。尚、両図において、同じ符号は同じ部
分の信号を示している。

各データ＠、［相］はそれぞれアンドゲート２３１．２
４１によってＲＺ信号＠に変換され、更にこれをクロッ
クとしてそれぞれフリップフロップ２３３．２４３によ
って２分周してカウントし、そのカウント結果として信
号［相］、＠がそれぞれ発生される。尚、分周回路２３
４．２４２の出力■、＠をフリップフロップ２３３．２
４３のクリア信号としているのは、カウント結果を示す
信号［相］、＠のカウント開始を規定するためである。

そして、この信号［相］、Ｏは分周回路２３４．２４２
の出力＠、［相］によってそれぞれ１／Ｎのタイミング
でサンプリングされフリップフロップ２３５．２４４か
らそれぞれ信号＠、［相］として出力されて、ゲート３
２で不一致検出信号［相］として制御部３３に与えられ
る。

そして、制御部３３では、不一致検出信号［相］を信号
［相］の立ち上がりで判断し、エラーがあれば、アンド
ゲート２３２をインヒビットしてカウンタ２３のカウン
ト動作を一時停止し、分周回路２３４の出力＠のタイミ
ングをずらすことにより、不一致検出信号０の“ｌ”レ
ベル幅は小さくなって行き、エラーレートを下げる結果
となる。

尚、上記の実施例で、遅延回路２５を用いたのは、第１
の実施例と同様に、信号［相］の立ち上がりと信号０の
変化点とが一致して誤動作が生ずるのを防ぐためである
。

〔発明の効果］ 以上のように、本発明のディジタル伝送端局装置によれ
ば、ビット照合回路における位相同期回路への低次群信
号、高次群信号を一旦サンプリングしてから位相同期引
き込みを行っているので、ビット照合回路自体が低速回
路に置き喚わるので、ＭＳｒ等の使用が可能となり、回
路の小型化、低消費電力化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るディジタル伝送端局装置のを原理
的に示したブロック図、 第２図は本発明に係るディジタル伝送端局装置に用いる
ビット照合回路の第１の実施例を示すブロック図、 第３図は第１の実施例の動作タイムチャート図、第４図
は本発明に係るディジタル伝送端局装置に用いるビット
照合回路の第２の実施例を示すブロック図、 第５図は第２の実施例の動作タイムチャート図、第６図
は従来のディジタル伝送端局装置を示すブロック図、 第７図は従来例のビット照合回路を示す回路図、第８図
は従来例の動作タイムチャート図、である。 第１図において、 ■・・・被監視回路、 ２・・・基準回路、 ３・・・ビット照合回路、 １１・・・サンプリング位相同期部、 ３２・・・ビットエラー検出部、 ３３・・・制御部。 図中、同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）低次群−高次群伝送路間に挿入された被監視回路
   （１）と、伝送路IIの高次群信号を低次群信号に変換す
   る基準回路（２）と、該基準回路（２）の出力信号と伝
   送路 I の信号とをビット照合するビット照合回路（３
   ）とを備えたディジタル伝送端局装置において、 該ビット照合回路（３）が、 該基準回路（２）の出力信号と該伝送路 I の信号とを
   共に１／Ｎ（Ｎは正の整数）にサンプリングするサンプ
   リング位相同期部（１１）と、 該サンプリングされた両信号の不一致を検出するビット
   エラー検出部（３２）と、 該ビットエラー検出部（３２）からの不一致信号により
   該位相同期部（１１）の両入力信号の位相を同期させる
   ための制御信号を発生するとともに該不一致信号の発生
   率に応じてアラーム信号を発生する制御部（３３）と、 を備えたことを特徴とするディジタル伝送端局装置。
2. （２）該位相同期部（１１）が、一方の入力信号のクロ
   ックをＮ分周するリングカウンタ（１１１）と、該制御
   部（３３）からの制御信号により該リングカウンタ（１
   １１）の出力の内の何れかを選択するセレクタ（１１２
   ）と、該セレクタ（１１２）の出力によって該一方の入
   力信号をサンプリングするフリップフロップ（１１３）
   と、該リングカウンタ（１１１）の固定出力によって他
   方の入力信号をサンプリングするフリップフロップ（１
   １４）とで構成されていることを特徴とする請求項１記
   載のディジタル伝送端局装置。
3. （３）該位相同期部（１１）が、両入力信号を、共通の
   クロックによりそれぞれＮ分周する２つのカウンタ回路
   （２３，２４）を備え、一方のカウンタ回路が該不一致
   信号時に該制御信号によりカウント動作を停止すること
   を特徴とした請求項１記載のディジタル伝送端局装置。