JPH0128957B2 - - Google Patents
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- JPH0128957B2 JPH0128957B2 JP56187790A JP18779081A JPH0128957B2 JP H0128957 B2 JPH0128957 B2 JP H0128957B2 JP 56187790 A JP56187790 A JP 56187790A JP 18779081 A JP18779081 A JP 18779081A JP H0128957 B2 JPH0128957 B2 JP H0128957B2
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- Japan
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- dummy
- transistor
- envelope
- path
- gate
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Description
【発明の詳細な説明】
本発明は、電子楽器の音源信号にエンベロープ
を付与する変調ゲートに関するもので、特に出力
レベルのばらつきを防止するようにしたレベル補
正変調ゲートに関するものである。
を付与する変調ゲートに関するもので、特に出力
レベルのばらつきを防止するようにしたレベル補
正変調ゲートに関するものである。
電子楽器においては、多数の変調ゲートを用い
て種々なピツチの楽音信号を同時に生成するため
に、これらの変調ゲートは集積回路化されてい
る。このように多数の変調ゲートを集積回路化す
ると、変調ゲート間の相対的な特性差を小さくで
きるが、集積回路工程のばらつきによる絶対的な
特性のばらつきまでも小さくできるとは限らず、
特に変調ゲートの回路方式を簡単化したり、寸法
が小さくされたトランジスタや抵抗を用いると、
その絶対的なばらつきが大きくなるという問題が
あつた。
て種々なピツチの楽音信号を同時に生成するため
に、これらの変調ゲートは集積回路化されてい
る。このように多数の変調ゲートを集積回路化す
ると、変調ゲート間の相対的な特性差を小さくで
きるが、集積回路工程のばらつきによる絶対的な
特性のばらつきまでも小さくできるとは限らず、
特に変調ゲートの回路方式を簡単化したり、寸法
が小さくされたトランジスタや抵抗を用いると、
その絶対的なばらつきが大きくなるという問題が
あつた。
本発明の目的は、このような問題を解決するた
め、鍵ON状態におけるエンベロープ信号電圧
を、ダミーエンベロープ信号発生器、ダミー変調
ゲート、検出器、基準電源、誤差増幅器および補
出電流源によつて適正に制御するようにしたレベ
ル補正変調ゲートを提供することである。
め、鍵ON状態におけるエンベロープ信号電圧
を、ダミーエンベロープ信号発生器、ダミー変調
ゲート、検出器、基準電源、誤差増幅器および補
出電流源によつて適正に制御するようにしたレベ
ル補正変調ゲートを提供することである。
次に、本発明のレベル補正変調ゲートを実施例
に基づいて説明する。図は、本発明のレベル補正
変調ゲートの実施例を示す回路図である。
に基づいて説明する。図は、本発明のレベル補正
変調ゲートの実施例を示す回路図である。
トランジスタQ1〜Q6とインバータ１は、変調
ゲートを構成し、トランジスタQT，QR，QA、抵
抗RA，RR、キヤパシタCEはエンベロープ信号発
生器を構成し、トランジスタQ7とトランジスタ
Q8はダミー変調ゲートを構成している。抵抗R1，
R2，RX、演算増幅器３は、ダミー変調ゲートの
出力電流を検出し電圧に変換する検出器、を構成
し、抵抗R1と抵抗R2は基準電圧VOUTを発生する
基準電源、演算増幅器３は誤差増幅器を構成して
いる。
ゲートを構成し、トランジスタQT，QR，QA、抵
抗RA，RR、キヤパシタCEはエンベロープ信号発
生器を構成し、トランジスタQ7とトランジスタ
Q8はダミー変調ゲートを構成している。抵抗R1，
R2，RX、演算増幅器３は、ダミー変調ゲートの
出力電流を検出し電圧に変換する検出器、を構成
し、抵抗R1と抵抗R2は基準電圧VOUTを発生する
基準電源、演算増幅器３は誤差増幅器を構成して
いる。
トランジスタQ1，Q2はＰチヤンネルトランジ
スタで、音源スイツチングトランジスタとして働
く。そのソースは電源に接続され、ゲート電極に
はDIV端子より印加される方形波状の振幅VCCの
音源パルスとその反転された信号とがそれぞれ印
加されている。トランジスタQ3とトランジスタ
Q4はエンベロープ制御トランジスタであつて、
Ｐチヤンネルトランジスタにより構成されてい
る。そのソース電極はトランジスタQ1とトラン
ジスタQ2のドレイン電極に接続され、そのゲー
ト電極にはエンベロープ信号電圧ECが印加され
る。トランジスタQ5とトランジスタQ6はカレン
トミラーを構成するＮチヤンネルトランジスタ
で、そのソース電極は接地され、そのドレイン電
極はトランジスタQ3とトランジスタQ4のドレイ
ン電極にそれぞれ接続され、そのゲート電極はト
ランジスタQ5のドレインに結合されている。エ
ンベロープ信号電圧ECがVCCに近いと、トランジ
スタQ3とトランジスタQ4のソース・ドレイン間
のコンダクタンスSSDが低くなり、トランジスタ
Q1，Q3，Q5を流れる電流I1およびトランジスタ
Q2，Q4，Q6を流れる電流I2は小さくなる。電圧
ECが0Vに近いと、SSDが大きくなり電流I1，I2は
大きくなる。これらの電流I1，I2はトランジスタ
Q1とトランジスタQ2によつて、音源パルスの周
波数にしたがつて断続する。トランジスタQ1が
ONのとき電流I1と同等の電流がカレントミラー
によりトランジスタQ6に流れる。このとき電流I2
は零である。トランジスタQ2がONのときは電流
I2は零である。また電流I1と電流I2はトランジス
タQ1とトランジスタQ2、トランジスタQ3とトラ
ンジスタQ4、トランジスタQ5とトランジスタQ6
がそれぞれ同サイズであれば、等しい。したがつ
て、端子IOUTには電流I1（＝I2）が流入出する。
スタで、音源スイツチングトランジスタとして働
く。そのソースは電源に接続され、ゲート電極に
はDIV端子より印加される方形波状の振幅VCCの
音源パルスとその反転された信号とがそれぞれ印
加されている。トランジスタQ3とトランジスタ
Q4はエンベロープ制御トランジスタであつて、
Ｐチヤンネルトランジスタにより構成されてい
る。そのソース電極はトランジスタQ1とトラン
ジスタQ2のドレイン電極に接続され、そのゲー
ト電極にはエンベロープ信号電圧ECが印加され
る。トランジスタQ5とトランジスタQ6はカレン
トミラーを構成するＮチヤンネルトランジスタ
で、そのソース電極は接地され、そのドレイン電
極はトランジスタQ3とトランジスタQ4のドレイ
ン電極にそれぞれ接続され、そのゲート電極はト
ランジスタQ5のドレインに結合されている。エ
ンベロープ信号電圧ECがVCCに近いと、トランジ
スタQ3とトランジスタQ4のソース・ドレイン間
のコンダクタンスSSDが低くなり、トランジスタ
Q1，Q3，Q5を流れる電流I1およびトランジスタ
Q2，Q4，Q6を流れる電流I2は小さくなる。電圧
ECが0Vに近いと、SSDが大きくなり電流I1，I2は
大きくなる。これらの電流I1，I2はトランジスタ
Q1とトランジスタQ2によつて、音源パルスの周
波数にしたがつて断続する。トランジスタQ1が
ONのとき電流I1と同等の電流がカレントミラー
によりトランジスタQ6に流れる。このとき電流I2
は零である。トランジスタQ2がONのときは電流
I2は零である。また電流I1と電流I2はトランジス
タQ1とトランジスタQ2、トランジスタQ3とトラ
ンジスタQ4、トランジスタQ5とトランジスタQ6
がそれぞれ同サイズであれば、等しい。したがつ
て、端子IOUTには電流I1（＝I2）が流入出する。
トランジスタQT，QR、抵抗RRはキヤパシタCE
を充電する充電経路である。トランジスタQAと
抵抗RAはキヤパシタCEを放電させる放電経路で
ある。それぞれ直列に結合されている。トランジ
スタQRとトランジスタQAのゲートは端子KGに結
合され、充放電制御用の鍵ON、OFF信号が印加
され、一方のトランジスタをONに、他方をOFF
にして充放電を切換えて制御する。トランジスタ
QTは、MOSトランジスタのスレシヨルド電圧VT
（通常0.3〜0.8V）を発生して、充電最高電圧を
VCC−VTに制御する。
を充電する充電経路である。トランジスタQAと
抵抗RAはキヤパシタCEを放電させる放電経路で
ある。それぞれ直列に結合されている。トランジ
スタQRとトランジスタQAのゲートは端子KGに結
合され、充放電制御用の鍵ON、OFF信号が印加
され、一方のトランジスタをONに、他方をOFF
にして充放電を切換えて制御する。トランジスタ
QTは、MOSトランジスタのスレシヨルド電圧VT
（通常0.3〜0.8V）を発生して、充電最高電圧を
VCC−VTに制御する。
トランジスタQ11，Q12は補正電流源であつて、
直列接続され、トランジスタQ12のドレイン電極
は抵抗RAの一端に結合され、そのゲート電極に
は端子KGの鍵ON・OFF信号がインバータ２に
より反転されて印加される。したがつて、トラン
ジスタQ12とトランジスタQAは同時にONになり、
トランジスタQRはこのときOFFとなる。トラン
ジスタQ12とトランジスタQAがOFFのときトラン
ジスタQRはONになる。
直列接続され、トランジスタQ12のドレイン電極
は抵抗RAの一端に結合され、そのゲート電極に
は端子KGの鍵ON・OFF信号がインバータ２に
より反転されて印加される。したがつて、トラン
ジスタQ12とトランジスタQAは同時にONになり、
トランジスタQRはこのときOFFとなる。トラン
ジスタQ12とトランジスタQAがOFFのときトラン
ジスタQRはONになる。
トランジスタQTD，QRD，QAD，Q9，Q10、抵抗
RRD，RADは、上述のエンベロープ信号発生器と
同様の配置をされたダミーエンベロープ信号発生
器であつて、トランジスタQRDとトランジスタ
QADのゲート電極はVCCに結合され、トランジス
タQ10のゲート電極は接地されているので、トラ
ンジスタQ10とトランジスタQADは常にON、トラ
ンジスタQRDは常にOFFである。抵抗RADの一端
にはキヤパシタCEDが設けられている。
RRD，RADは、上述のエンベロープ信号発生器と
同様の配置をされたダミーエンベロープ信号発生
器であつて、トランジスタQRDとトランジスタ
QADのゲート電極はVCCに結合され、トランジス
タQ10のゲート電極は接地されているので、トラ
ンジスタQ10とトランジスタQADは常にON、トラ
ンジスタQRDは常にOFFである。抵抗RADの一端
にはキヤパシタCEDが設けられている。
トランジスタQ7，Q8はダミー変調ゲートでト
ランジスタQ2とトランジスタQ4にそれぞれ対応
し、同一特性とする。トランジスタQ7のソース
電極はVCCに、ゲート電極はGNDに接続されてい
る。ドレイン電極はトランジスタQ8のソース電
極に結合されている。トランジスタQ8のドレイ
ン電極は、端子DIOUTを介して、出力電流検出用
の抵抗RXに結合され、トランジスタQ8を流れる
電流I3を電圧RXI3に変換する。抵抗R1，R2はVCC
を分圧して基準電圧VOUTを発生する基準電源で
ある。演算増幅器３は、基準電圧VOUTと検出電
圧RXI3とを比較し誤差電圧を増幅してトランジス
タQ9のゲート電極へ負帰還すると共に、トラン
ジスタQ11のゲート電極をも制御する。トランジ
スタQ9とQ10はダミー補正電流源であつて、補正
電流源であるトランジスタQ11とQ12のそれぞれ
に対応し、同一の特性を備えたものである。RXI3
＜VOUTのときには、トランジスタQ9のゲート電
圧が上がるから、トランジスタQ9のドレイン電
流は減少し、抵抗RADの両端の電圧が下がるので
トランジスタQ8のゲート電圧VAもさがる。した
がつて、トランジスタQ8は、よりONの状態にな
り、電流I3が増加し、検出電圧RXI3は基準電圧
VOUTに近づく。RXI3＞VOUTになると、逆の動作が
生じ、やはり検出電圧RXI3は基準電圧VOUTに近づ
く。したがつて、RXI3＝VOUTとなり、 I3＝VOUT／RX＝R2／R1＋R2VCC／RX となる。抵抗R1，R2の相対比は集積回路におい
ては正確に制御することができるので、抵抗RX
の精度を良くすれば、電流I3の値をトランジスタ
Q7，Q8の特性のばらつきにかかわらず一定にで
きる。
ランジスタQ2とトランジスタQ4にそれぞれ対応
し、同一特性とする。トランジスタQ7のソース
電極はVCCに、ゲート電極はGNDに接続されてい
る。ドレイン電極はトランジスタQ8のソース電
極に結合されている。トランジスタQ8のドレイ
ン電極は、端子DIOUTを介して、出力電流検出用
の抵抗RXに結合され、トランジスタQ8を流れる
電流I3を電圧RXI3に変換する。抵抗R1，R2はVCC
を分圧して基準電圧VOUTを発生する基準電源で
ある。演算増幅器３は、基準電圧VOUTと検出電
圧RXI3とを比較し誤差電圧を増幅してトランジス
タQ9のゲート電極へ負帰還すると共に、トラン
ジスタQ11のゲート電極をも制御する。トランジ
スタQ9とQ10はダミー補正電流源であつて、補正
電流源であるトランジスタQ11とQ12のそれぞれ
に対応し、同一の特性を備えたものである。RXI3
＜VOUTのときには、トランジスタQ9のゲート電
圧が上がるから、トランジスタQ9のドレイン電
流は減少し、抵抗RADの両端の電圧が下がるので
トランジスタQ8のゲート電圧VAもさがる。した
がつて、トランジスタQ8は、よりONの状態にな
り、電流I3が増加し、検出電圧RXI3は基準電圧
VOUTに近づく。RXI3＞VOUTになると、逆の動作が
生じ、やはり検出電圧RXI3は基準電圧VOUTに近づ
く。したがつて、RXI3＝VOUTとなり、 I3＝VOUT／RX＝R2／R1＋R2VCC／RX となる。抵抗R1，R2の相対比は集積回路におい
ては正確に制御することができるので、抵抗RX
の精度を良くすれば、電流I3の値をトランジスタ
Q7，Q8の特性のばらつきにかかわらず一定にで
きる。
エンベロープ信号発生回路とダミーエンベロー
プ信号発生回路のトランジスタや抵抗の相対比が
そろえば、キヤパシタCEDとキヤパシタCEの端子
電圧は端子KGの鍵ON・OFF電圧がVCCすなわち
鍵ONの状態では、等しくなる。トランジスタ
Q1，Q2，Q7およびトランジスタQ3，Q4，Q8の相
対比もそろつているので、I1＝I2＝I3となり、端
子IOUTよりの流入出電流I1（＝I2）は電流I3と等し
くなり、ばらつきが非常に小さくなる。
プ信号発生回路のトランジスタや抵抗の相対比が
そろえば、キヤパシタCEDとキヤパシタCEの端子
電圧は端子KGの鍵ON・OFF電圧がVCCすなわち
鍵ONの状態では、等しくなる。トランジスタ
Q1，Q2，Q7およびトランジスタQ3，Q4，Q8の相
対比もそろつているので、I1＝I2＝I3となり、端
子IOUTよりの流入出電流I1（＝I2）は電流I3と等し
くなり、ばらつきが非常に小さくなる。
トランジスタQ11，Q12がない場合には、最終
放電電圧は0Vになる。本実施例のようにトラン
ジスタQ11，Q12があると補正電流IAがキヤパシタ
CE、抵抗RAに流れ込み、最終放電電圧は、IARA
になる。この電圧IARAに応じて、エンベロープ
制御用のトランジスタQ3，Q4のソースドレイン
間のコンダクタンスが制御されるので出力電流
I1，I2を一定にできるようになる。したがつて、
エンベロープ信号ECの大きさは、ばらつき補正
の量に応じて変化することになる。
放電電圧は0Vになる。本実施例のようにトラン
ジスタQ11，Q12があると補正電流IAがキヤパシタ
CE、抵抗RAに流れ込み、最終放電電圧は、IARA
になる。この電圧IARAに応じて、エンベロープ
制御用のトランジスタQ3，Q4のソースドレイン
間のコンダクタンスが制御されるので出力電流
I1，I2を一定にできるようになる。したがつて、
エンベロープ信号ECの大きさは、ばらつき補正
の量に応じて変化することになる。
充電時には、トランジスタQ12がOFFになるの
で、トランジスタQT，QRを通じて（VCC−VT）
まで充電され、補正電流IAはかかわりがなくな
る。
で、トランジスタQT，QRを通じて（VCC−VT）
まで充電され、補正電流IAはかかわりがなくな
る。
トランジスタQRDは常にOFFであるから、トラ
ンジスタQRD、抵抗RRDと共に、キヤパシタCEDも
省くことができる。
ンジスタQRD、抵抗RRDと共に、キヤパシタCEDも
省くことができる。
以上のように、本発明では、鍵ON状態におけ
るエンベロープ信号電圧を、ダミーエンベロープ
信号発生器、ダミー変調ゲート、検出器、基準電
源、誤差増幅器および補正電流源とダミー補正電
流源によつて適正に制御することにより、変調ゲ
ートの出力電流をダミー変調ゲートの出力電流に
一致させるか、または追随させるようにしたの
で、素子の相対的特性を揃えることができる集積
回路では、変調ゲートの出力電流を一定にできる
という効果がある。
るエンベロープ信号電圧を、ダミーエンベロープ
信号発生器、ダミー変調ゲート、検出器、基準電
源、誤差増幅器および補正電流源とダミー補正電
流源によつて適正に制御することにより、変調ゲ
ートの出力電流をダミー変調ゲートの出力電流に
一致させるか、または追随させるようにしたの
で、素子の相対的特性を揃えることができる集積
回路では、変調ゲートの出力電流を一定にできる
という効果がある。
図は、本発明のレベル補正変調ゲートの一実施
例を示す回路図である。
例を示す回路図である。
Claims (1)
- 【特許請求の範囲】 １ 音源パルス信号がゲートに印加される音源ス
イツチングトランジスタとエンベロープ信号がゲ
ートに印加されるエンベロープ制御トランジスタ
とを直列接続した変調ゲートと、 エンベロープキヤパシタと充電経路と放電経路
と充放電制御回路とより成り上記充電経路と放電
経路に上記エンベロープキヤパシタが接続され、
上記充放電制御回路により上記充電経路と放電経
路を介して上記エンベロープキヤパシタに対する
充電と放電の少なくとも一方を制御してエンベロ
ープ信号を形成するエンベロープ信号発生器と、 ON状態にしたダミー音源スイツチングトラン
ジスタとダミーエンベロープ制御トランジスタと
を直列接続し、上記直列接続より出力電流を取り
出すダミー変調ゲートと、 上記放電経路と基本的に同じ構成のダミー放電
経路を含み放電状態としたダミーエンベロープ信
号発生器と、 上記放電経路に補正電流を供給する補正電流源
と、上記補正電流源と同じ構成をもち上記ダミー
放電経路に補正電流を供給するダミー補正電流源
と、上記ダミー変調ゲートの出力電流を検出する
検出器と、基準電源と、上記検出器と基準電源と
に結合され両者の出力の差を増幅する誤差増幅器
とを備え、 上記エンベロープキヤパシタに発生するエンベ
ロープ信号を上記エンベロープ制御トランジスタ
のゲートに加え、上記ダミーエンベロープ信号発
生器の出力を上記ダミーエンベロープ制御トラン
ジスタのゲートに加え、上記誤差増幅器の出力に
より上記補正電流源と上記ダミー補正電流源との
電流を制御することにより、上記ダミー変調ゲー
トと上記変調ゲートの出力電流を上記基準電源の
値にもとづいて一定電流に制御するようにしたこ
とを特徴とするレベル補正変調ゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187790A JPS5890697A (ja) | 1981-11-25 | 1981-11-25 | レベル補正変調ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187790A JPS5890697A (ja) | 1981-11-25 | 1981-11-25 | レベル補正変調ゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890697A JPS5890697A (ja) | 1983-05-30 |
| JPH0128957B2 true JPH0128957B2 (ja) | 1989-06-06 |
Family
ID=16212262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187790A Granted JPS5890697A (ja) | 1981-11-25 | 1981-11-25 | レベル補正変調ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890697A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020241449A1 (ja) * | 2019-05-24 | 2020-12-03 | 株式会社Ｇｓユアサ | 推定装置、推定方法及びコンピュータプログラム |
| WO2020241448A1 (ja) | 2019-05-24 | 2020-12-03 | 株式会社Ｇｓユアサ | 推定装置、推定方法及びコンピュータプログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1113744B (it) * | 1979-01-31 | 1986-01-20 | Texas Instr Semiconduttori Ita | Perfezionamento nei generatori di note per strumenti musicali elettronici |
-
1981
- 1981-11-25 JP JP56187790A patent/JPS5890697A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020241449A1 (ja) * | 2019-05-24 | 2020-12-03 | 株式会社Ｇｓユアサ | 推定装置、推定方法及びコンピュータプログラム |
| WO2020241448A1 (ja) | 2019-05-24 | 2020-12-03 | 株式会社Ｇｓユアサ | 推定装置、推定方法及びコンピュータプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5890697A (ja) | 1983-05-30 |
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