JPH01290035A - 高速乗算器における丸めの方法及び装置 - Google Patents
高速乗算器における丸めの方法及び装置Info
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- JPH01290035A JPH01290035A JP1080242A JP8024289A JPH01290035A JP H01290035 A JPH01290035 A JP H01290035A JP 1080242 A JP1080242 A JP 1080242A JP 8024289 A JP8024289 A JP 8024289A JP H01290035 A JPH01290035 A JP H01290035A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は一般に集積回路に関し、より詳細には、加算器
アレイの出力を丸め、変換し、正規化する高速回路に関
する。
アレイの出力を丸め、変換し、正規化する高速回路に関
する。
従来の技術及び問題点
計算機、信号処理装置及びプロセス制御装置のような多
くのシステムでは、浮動小数点数の高速計算が重要な設
計要素である。数の浮動小数点表示は、その大ぎなダイ
ナミック・レンジのため、一般にこれらのシステムに使
用される。先進技術により、高度な並列技術を用いて浮
動小数点数を乗算して速度を増すことができる集積回路
を製作することが可能になる。
くのシステムでは、浮動小数点数の高速計算が重要な設
計要素である。数の浮動小数点表示は、その大ぎなダイ
ナミック・レンジのため、一般にこれらのシステムに使
用される。先進技術により、高度な並列技術を用いて浮
動小数点数を乗算して速度を増すことができる集積回路
を製作することが可能になる。
並列アレイ乗算器は、全ての部分積を同時に発生し、そ
れから加算器のアレイでその部分積を加算する。加算器
のアレイは部分積の数字を、和ストリームと桁上げスト
リームとしてしばしば言及される２個の数字に変形する
。それから、和及び桁上げストリームを最終の加算器で
組み合わせて、積を生じる。最終の加算には部分積の加
算時間と同じくらいの時間が必要だが、これは低命令ビ
ットがそれよりもずっと高いビットへ桁上げ伝播される
ことになる可能性があるためで、桁上げ連鎖と呼ばれる
ものである。ゆえに、加算器アレイと最終加算器との間
にパイプライン・レジスタがしばしば挿入される。
れから加算器のアレイでその部分積を加算する。加算器
のアレイは部分積の数字を、和ストリームと桁上げスト
リームとしてしばしば言及される２個の数字に変形する
。それから、和及び桁上げストリームを最終の加算器で
組み合わせて、積を生じる。最終の加算には部分積の加
算時間と同じくらいの時間が必要だが、これは低命令ビ
ットがそれよりもずっと高いビットへ桁上げ伝播される
ことになる可能性があるためで、桁上げ連鎖と呼ばれる
ものである。ゆえに、加算器アレイと最終加算器との間
にパイプライン・レジスタがしばしば挿入される。
いくつかの乗算器では符号付冗長数字表示を用いて、並
列方法で部分積を加算する一方、回路密度を増加しかつ
配列が容易な反復ＩＩ４造が維持されるツリ一方式を利
用する。符号付デイジット表示は各ピッｌ〜位置ごとに
２個のビットを用いて、１．０、或いは−１を表わす。
列方法で部分積を加算する一方、回路密度を増加しかつ
配列が容易な反復ＩＩ４造が維持されるツリ一方式を利
用する。符号付デイジット表示は各ピッｌ〜位置ごとに
２個のビットを用いて、１．０、或いは−１を表わす。
符号付デイジット加算器では長い桁−Ｌげ連鎖及びそれ
と関連する遅延が回避される。荀号付デイジット加算器
アレイは部分積を単一の符号付デイジツ１〜数字に加算
する。
と関連する遅延が回避される。荀号付デイジット加算器
アレイは部分積を単一の符号付デイジツ１〜数字に加算
する。
しかし、符号付ディジッ１へ表示は共通様式ではないの
で、２進法の大きさの表示等の従来表示に変換しなりれ
ばならない。変換回路は並列アレイ方式の最終加算器と
非常に類似している。符号イ」デイジブ１〜加算は、Ｉ
ＥＥＬｔ−ランザクションズ・オン・コンビコーターズ
誌、Ｃ−３４巻、第９号（１９８５年９月号）所載のＮ
、タカギ他の論文１−冗長２進加算ツリーを用いた高速
ＶＬＳＩ乗算アルゴリズム」により詳細に説明されてい
る。
で、２進法の大きさの表示等の従来表示に変換しなりれ
ばならない。変換回路は並列アレイ方式の最終加算器と
非常に類似している。符号イ」デイジブ１〜加算は、Ｉ
ＥＥＬｔ−ランザクションズ・オン・コンビコーターズ
誌、Ｃ−３４巻、第９号（１９８５年９月号）所載のＮ
、タカギ他の論文１−冗長２進加算ツリーを用いた高速
ＶＬＳＩ乗算アルゴリズム」により詳細に説明されてい
る。
更に、浮動小数点乗算では、最上位ピッＩ−が「１」と
なるように積を１−正規化コしなければならない。オペ
ランド仮数がｎビットの長さである場合、結果の積仮数
の長さは多くて２［１ビツトである。ｎビット長の最初
の浮動小数点様式に合わせるため、積を正規化して丸め
る。最初の仮数が正規化されｌζ場合、正規化シフトは
多くて１ピツトになる。しかし、丸めによって桁上げが
ｎピッ１〜数全体に伝播されることになる。
なるように積を１−正規化コしなければならない。オペ
ランド仮数がｎビットの長さである場合、結果の積仮数
の長さは多くて２［１ビツトである。ｎビット長の最初
の浮動小数点様式に合わせるため、積を正規化して丸め
る。最初の仮数が正規化されｌζ場合、正規化シフトは
多くて１ピツトになる。しかし、丸めによって桁上げが
ｎピッ１〜数全体に伝播されることになる。
ゆえに、乗算器は最終の積を変換し、正規化して丸めな
りればならない。典型的には、変換は最初に実行される
が、これは符号付デイジット表示では、同等の大きさの
数の先行ビットが「Ｏ」か「１」かを変換の前に決定す
るのに長期間掛かるからである。次に正規化が実行され
るが、これは正規化シフトがとのビットを丸めるかを決
定するからである。変換も丸めもどちらも長い桁上げ連
鎖を要するので、この方式は乗算の速度を相当遅くして
しまう。
りればならない。典型的には、変換は最初に実行される
が、これは符号付デイジット表示では、同等の大きさの
数の先行ビットが「Ｏ」か「１」かを変換の前に決定す
るのに長期間掛かるからである。次に正規化が実行され
るが、これは正規化シフトがとのビットを丸めるかを決
定するからである。変換も丸めもどちらも長い桁上げ連
鎖を要するので、この方式は乗算の速度を相当遅くして
しまう。
従って、部分積の和を高速で変換し、正規化し、丸める
方法及び装置の必要性が生じてきた。
方法及び装置の必要性が生じてきた。
問題点を解決するための手
本発明に従い、従来の丸め回路に伴う、欠点及び問題を
実質的になくすかまたは少なくする丸め回路を提供する
。
実質的になくすかまたは少なくする丸め回路を提供する
。
本発明の丸め回路は、ｍビット（典型的には２ｎビツト
）の数を２進法の大きさの表示に変換すると同時にｍピ
ッ１〜の数の丸め情報を計算することにより、ｍビット
の出力のｎビットの２進法の大きさの表示を加算器アレ
イから発生ずる。出力回路は、変換されたｍビットの数
と丸め情報とに−５＝ 基づいてｎビットの大きさの表示を形成する。丸め情報
は、変換された値の正規化されないことを仮定する第一
の場合と、変換された値の正規化を仮定する第二の場合
の２つの場合に計算される。
）の数を２進法の大きさの表示に変換すると同時にｍピ
ッ１〜の数の丸め情報を計算することにより、ｍビット
の出力のｎビットの２進法の大きさの表示を加算器アレ
イから発生ずる。出力回路は、変換されたｍビットの数
と丸め情報とに−５＝ 基づいてｎビットの大きさの表示を形成する。丸め情報
は、変換された値の正規化されないことを仮定する第一
の場合と、変換された値の正規化を仮定する第二の場合
の２つの場合に計算される。
本発明は、加算器アレイの出力の変換と共に、丸め情報
を同時に計算することによって速度を増すという技術利
点を提供する。速度はまた、変換中に正規化の両方の場
合に丸め情報をＭ算することによっても増加する。
を同時に計算することによって速度を増すという技術利
点を提供する。速度はまた、変換中に正規化の両方の場
合に丸め情報をＭ算することによっても増加する。
本発明の他の様態において、丸め回路は増分回路を含み
、変換の前に加算器アレイ出力の最上位のｎピッ１〜を
１だ（プ増分し、それによって、丸めが増分数字の原因
となる状態に供える。変換の前に加算器アレイの出力を
増分Ｊることにより、時間浪費の加算動作に結果として
なる長い桁上げ連鎖が回避される。
、変換の前に加算器アレイ出力の最上位のｎピッ１〜を
１だ（プ増分し、それによって、丸めが増分数字の原因
となる状態に供える。変換の前に加算器アレイの出力を
増分Ｊることにより、時間浪費の加算動作に結果として
なる長い桁上げ連鎖が回避される。
更に本発明の他の様態において、加算器アレイの出力全
体の変換がその最上位のｎビットからの借りという結果
になるかどうかを決定する借り計算回路を提供する。借
り計算回路は加算器アレイ出力の最下位ビット、ずなわ
ち使用可能な最初のヒラ１へに対して作動するので、増
分された値または増分されなかった値のどちらを選ぶか
の決定ば時間を更に遅らせることなく、変換の前に行な
うことができる。
体の変換がその最上位のｎビットからの借りという結果
になるかどうかを決定する借り計算回路を提供する。借
り計算回路は加算器アレイ出力の最下位ビット、ずなわ
ち使用可能な最初のヒラ１へに対して作動するので、増
分された値または増分されなかった値のどちらを選ぶか
の決定ば時間を更に遅らせることなく、変換の前に行な
うことができる。
本発明及びその利点をより完全に理解するために、次に
、添付図面と関連する以下の説明を参照する。
、添付図面と関連する以下の説明を参照する。
実施例
本発明の好ましい実施例は第１図−第３図の図面を参照
することにより最もにり理解されるが、図面中、同一番
号は種々の図面の同−及び相当部分に使用されている。
することにより最もにり理解されるが、図面中、同一番
号は種々の図面の同−及び相当部分に使用されている。
第１図は、最終の積を変換し、正規化し、丸める回路（
以下、「九め回路ｊ１０ど称Ｊる）のブロック図を示す
。丸め回路１０は、部分積の和を形成するのに典型的に
用いられる加算器アレイ１２の出力に接続されている。
以下、「九め回路ｊ１０ど称Ｊる）のブロック図を示す
。丸め回路１０は、部分積の和を形成するのに典型的に
用いられる加算器アレイ１２の出力に接続されている。
説明する実施例において、符号付デイジット加算器では
、加算器アレイの出力の各「ピッ１へ］を各ビット位置
で１．０、或いは−１を示す２ビツトで表わすと１−る
。ｎビット人力の場合、乗算器の加算器アレイの出力は
２０ビツトの長ざとなり、ビット「０」からビット２ｎ
−１までが含まれる。
、加算器アレイの出力の各「ピッ１へ］を各ビット位置
で１．０、或いは−１を示す２ビツトで表わすと１−る
。ｎビット人力の場合、乗算器の加算器アレイの出力は
２０ビツトの長ざとなり、ビット「０」からビット２ｎ
−１までが含まれる。
ビット「０」乃至ビットｎ−３はスティッキー・ビット
発生器１４に接続されている。スティッキー・ビット発
生器１４の出力、ピッ１〜ｎ−１及びピッｌ−ｎ −２
は借り計算器１６に接続されている。ピッＩ−ｎ乃至ビ
ット２ｎ−１は増分器１８に接続されている。増分器１
８の出力及びビットｎ乃至ピッＩ〜２ｎ−１はマルチプ
レクサ２０に接続されているが、このマルチプレクサは
借り割算器１６からの出力にＪ：・って選択される。マ
ルチプレクサの出力は変換器／減分器２２に接続されて
いる。借りｍ算器１６はまた、丸め器２４にも接続され
ている。丸め器２４は、望ましい丸めモードを選択する
制御回路２６に接続されている。変換器／減分器２２の
出力及び丸め器２４の出力はセレクタ／シフタ２８に接
続されている。変換され、正規化されて丸められた積（
「最終値」）はセレクタ／シフタ２８の出力のところで
得られる。
発生器１４に接続されている。スティッキー・ビット発
生器１４の出力、ピッ１〜ｎ−１及びピッｌ−ｎ −２
は借り計算器１６に接続されている。ピッＩ−ｎ乃至ビ
ット２ｎ−１は増分器１８に接続されている。増分器１
８の出力及びビットｎ乃至ピッＩ〜２ｎ−１はマルチプ
レクサ２０に接続されているが、このマルチプレクサは
借り割算器１６からの出力にＪ：・って選択される。マ
ルチプレクサの出力は変換器／減分器２２に接続されて
いる。借りｍ算器１６はまた、丸め器２４にも接続され
ている。丸め器２４は、望ましい丸めモードを選択する
制御回路２６に接続されている。変換器／減分器２２の
出力及び丸め器２４の出力はセレクタ／シフタ２８に接
続されている。変換され、正規化されて丸められた積（
「最終値」）はセレクタ／シフタ２８の出力のところで
得られる。
動作について言うと、丸め回路１０は、加算器アレイ１
２の出力の変換と同時に丸め計算を行なうことにより高
速度を獲得する。更に、加算器アレイ１２の出力が変換
の前に増分され、それにより符号付ディジッ１〜表示に
増分が実行できるようになり、上の方への丸め動作の場
合に長い桁上げ連鎖が回避される。
２の出力の変換と同時に丸め計算を行なうことにより高
速度を獲得する。更に、加算器アレイ１２の出力が変換
の前に増分され、それにより符号付ディジッ１〜表示に
増分が実行できるようになり、上の方への丸め動作の場
合に長い桁上げ連鎖が回避される。
スティッキー・ビット発生器１４は第２図に関連して最
もにり説明されるが、同図は加算器アレイ１２からのピ
ッＩ−出力を示す。加算器アレイ１′２はビットｒＯＪ
乃至ビット２ｎ−１として表示される２ｎビツトを出力
１′る。望ましい最終値は２進法の大きさの表示となる
正規化されたｎビットとなる。浮動小数点数を正規化す
るために、最上位ピッ１〜が「１」になるまでビットを
シフトする。両方の入力が正規化された場合、出力は多
くて１シフト必要とづ゛る。ゆえに、ピッｌ−２ｎ−１
が「１」に等しい場合、ｎ番目のピッｉ〜は正規化され
１＝積の最下位ビットとなり、ビットｎ−１は丸めのた
めに用いられることになる。本明細書を明示するために
、ビット「０」乃至ピッｈ ｎ −２を「残りの丸めピ
ッ１へ」と称し、同様に丸めのために使用する。
もにり説明されるが、同図は加算器アレイ１２からのピ
ッＩ−出力を示す。加算器アレイ１′２はビットｒＯＪ
乃至ビット２ｎ−１として表示される２ｎビツトを出力
１′る。望ましい最終値は２進法の大きさの表示となる
正規化されたｎビットとなる。浮動小数点数を正規化す
るために、最上位ピッ１〜が「１」になるまでビットを
シフトする。両方の入力が正規化された場合、出力は多
くて１シフト必要とづ゛る。ゆえに、ピッｌ−２ｎ−１
が「１」に等しい場合、ｎ番目のピッｉ〜は正規化され
１＝積の最下位ビットとなり、ビットｎ−１は丸めのた
めに用いられることになる。本明細書を明示するために
、ビット「０」乃至ピッｈ ｎ −２を「残りの丸めピ
ッ１へ」と称し、同様に丸めのために使用する。
ビット２ｎ−１がｒＯＪに等しい場合は、正規化された
出力の最上位ビットはビット２ｎ−２となり、正規化さ
れた出力の最下位ビットはピッｌ〜ｎ−１となる。従っ
て、丸めビットはビットｎ−２となり、残りの丸めビッ
トにはビットｒＯＪ乃至ビットｎ−３が含まれることに
なる。
出力の最上位ビットはビット２ｎ−２となり、正規化さ
れた出力の最下位ビットはピッｌ〜ｎ−１となる。従っ
て、丸めビットはビットｎ−２となり、残りの丸めビッ
トにはビットｒＯＪ乃至ビットｎ−３が含まれることに
なる。
正規化が必要でない場合は、下位のｎピッＩ〜が丸めら
れ、逆に、正規化が必要な場合は、下位の［１−１ピツ
１〜が丸められる。Ｉ Ｅ Ｅ、 Ｅ丸め標準７５４を
実現するには、丸めビット（正規化が必要かどうかにＪ
：って、ｎ−１或いはｎ−２）を知らされなりればなら
ず、同様に、残りの丸めビットが正、負、或いはＯの値
を持つかどうかも知らされなりればならない。スティッ
キー・ビット発生器１４は残りの丸めビット（０乃至ｎ
−３）が正、負、或いはＯの値を持つかどうかを決定し
、モのように表示されるように「ステイツキー・ビット
」を発生する。下位のｎ−３ビツトの大きさが全てゼロ
の場合、ステイツキー・ビットの大きさが「Ｏ」である
が、その他の場合はステイツキー・ビットの大きさの値
は「１」である。大きさのビットの全てがゼロの大きさ
を有する場合、符号ビットが正であるが、その他の場合
はステイツキー・ビットの符号の値は下位のｎ−３ビツ
トの最上位のゼロでない大きさのビットの符号の値であ
る。
れ、逆に、正規化が必要な場合は、下位の［１−１ピツ
１〜が丸められる。Ｉ Ｅ Ｅ、 Ｅ丸め標準７５４を
実現するには、丸めビット（正規化が必要かどうかにＪ
：って、ｎ−１或いはｎ−２）を知らされなりればなら
ず、同様に、残りの丸めビットが正、負、或いはＯの値
を持つかどうかも知らされなりればならない。スティッ
キー・ビット発生器１４は残りの丸めビット（０乃至ｎ
−３）が正、負、或いはＯの値を持つかどうかを決定し
、モのように表示されるように「ステイツキー・ビット
」を発生する。下位のｎ−３ビツトの大きさが全てゼロ
の場合、ステイツキー・ビットの大きさが「Ｏ」である
が、その他の場合はステイツキー・ビットの大きさの値
は「１」である。大きさのビットの全てがゼロの大きさ
を有する場合、符号ビットが正であるが、その他の場合
はステイツキー・ビットの符号の値は下位のｎ−３ビツ
トの最上位のゼロでない大きさのビットの符号の値であ
る。
言い換えると、残りのビット全部がゼロに等しい場合の
ほかは、ステイツキー・ビットは残りのビットのうちの
最初のゼロでないビット（１或いは−１）に等しい。
ほかは、ステイツキー・ビットは残りのビットのうちの
最初のゼロでないビット（１或いは−１）に等しい。
部分積の加算を実行する場合、下位のビットは上位のビ
ットの前に決定される。従って、ステイッキー・ビット
の発生は、加算器アレイの出力の上位のピッ１〜の発生
と同時に実行され、それににり目算時間に遅延が僅かか
または何も追加されない。
ットの前に決定される。従って、ステイッキー・ビット
の発生は、加算器アレイの出力の上位のピッ１〜の発生
と同時に実行され、それににり目算時間に遅延が僅かか
または何も追加されない。
符号付デイジット表示から２進法の大きさの表示への変
換には、加算器アレイからの出力の負のデイジットを加
算器アレイから出力される正のディジッ１〜から減算す
ることが必要である。−例を第３図に挙げるが、この場
合、ｌ０１００Ｊの符号ビットとＮ１０１Ｊの大きさの
ビットを持つ符号伺デイジット数は、負のビット（１に
等しい対応符号ビットを持つ大きさのビット）を正のビ
ット（ゼロに等しい符号ビットを持つ大きさのビット）
から減算することにより、２進法の大きさの数に変換さ
れる。２ｎピッｌ−の数を変換する場合、」−位のｎ最
終値は上位のｎ符号付デイジット数の直接変換となる（
正規化不要とする）が、２ｎビット全体の変換が結果と
してｎビット最終値の最下位ビットからの借りとなる場
合に、変換された上位のｎビットが下位のピッ１〜の丸
めにより「１」だ（プ増分される場合或いは、「１」だ
番プ減分される場合は除く。
換には、加算器アレイからの出力の負のデイジットを加
算器アレイから出力される正のディジッ１〜から減算す
ることが必要である。−例を第３図に挙げるが、この場
合、ｌ０１００Ｊの符号ビットとＮ１０１Ｊの大きさの
ビットを持つ符号伺デイジット数は、負のビット（１に
等しい対応符号ビットを持つ大きさのビット）を正のビ
ット（ゼロに等しい符号ビットを持つ大きさのビット）
から減算することにより、２進法の大きさの数に変換さ
れる。２ｎピッｌ−の数を変換する場合、」−位のｎ最
終値は上位のｎ符号付デイジット数の直接変換となる（
正規化不要とする）が、２ｎビット全体の変換が結果と
してｎビット最終値の最下位ビットからの借りとなる場
合に、変換された上位のｎビットが下位のピッ１〜の丸
めにより「１」だ（プ増分される場合或いは、「１」だ
番プ減分される場合は除く。
丸め回路１０では、符号デイジット表示のまま、上位の
ｎピッ１〜の増分を実行することににす、増分過程中の
長い桁上げ連鎖の可能性が回避される。
ｎピッ１〜の増分を実行することににす、増分過程中の
長い桁上げ連鎖の可能性が回避される。
結果の丸め動作によって増分が強行されるかどうかにか
かわらず、増分器１８において増分が実行される。
かわらず、増分器１８において増分が実行される。
この増分過程と同時に、借り計算器１６は、ビット位置
ｎ−’１及びｎ−２に対応する加算器出力のビットをス
ティッキー・ビットと共に大きさの表示に変換し、この
数字を丸め器２４に送る。借り計算器１６はまた、加算
器アレイ１２からの２ｎビツト値に対して変換が実行さ
れる場合、借りが下位のｎビットと上位のｎビットとの
間に生じるかどうかを計算する。もし借りが何も生じな
い場合は、最終値は増分された値かまたは上位のｎ符号
付デイジットの値のどちらかになる。もし借りが生じる
場合は、最終値は上位のｎ符号付デイジットの値かまた
は減分された値のどちらかになる。借り計算器１６の出
力は、増分された値或いは増分されなかった値がマルチ
プレクサ２０を通して送られるかどうかを選択するため
に使用するが、増分された値は借りが何もない場合に送
られ、借りがある場合は増分されなかった値が送られる
。
ｎ−’１及びｎ−２に対応する加算器出力のビットをス
ティッキー・ビットと共に大きさの表示に変換し、この
数字を丸め器２４に送る。借り計算器１６はまた、加算
器アレイ１２からの２ｎビツト値に対して変換が実行さ
れる場合、借りが下位のｎビットと上位のｎビットとの
間に生じるかどうかを計算する。もし借りが何も生じな
い場合は、最終値は増分された値かまたは上位のｎ符号
付デイジットの値のどちらかになる。もし借りが生じる
場合は、最終値は上位のｎ符号付デイジットの値かまた
は減分された値のどちらかになる。借り計算器１６の出
力は、増分された値或いは増分されなかった値がマルチ
プレクサ２０を通して送られるかどうかを選択するため
に使用するが、増分された値は借りが何もない場合に送
られ、借りがある場合は増分されなかった値が送られる
。
選択された伯はマルチプレフナ２０を通して変換器／減
分器２２に送られる。変換器／減分器２２は上位のｎビ
ットの変換された値と、１だけ減分された同一の値の両
方を発生する。変換器／減分器２２は桁上げ選択減算器
で、これは所定数のビットのブロックにオペランドをグ
ループ分【プし、各グループのビットごとに減算を実行
することによって減算の速度を上げるものである。どの
グループのビットの減算についても、（第１のブロック
の場合は除くが）前のブロックによる借りが必要かどう
かが決定されるまでは計算することができないので、桁
上げ選択減算器は、各グループ分けの両方の場合、すな
わち、借りがあると減算の結果は「１」たり減分される
という場合と、借りがないと減算の結果は減分されない
という場合との両方の場合について計算１−る。下位の
ブロックがそのｉｔ算を完了すると、名状のグループの
正しい値が、前のグループが借りを必要とするかどうか
に基づいて選択される。
分器２２に送られる。変換器／減分器２２は上位のｎビ
ットの変換された値と、１だけ減分された同一の値の両
方を発生する。変換器／減分器２２は桁上げ選択減算器
で、これは所定数のビットのブロックにオペランドをグ
ループ分【プし、各グループのビットごとに減算を実行
することによって減算の速度を上げるものである。どの
グループのビットの減算についても、（第１のブロック
の場合は除くが）前のブロックによる借りが必要かどう
かが決定されるまでは計算することができないので、桁
上げ選択減算器は、各グループ分けの両方の場合、すな
わち、借りがあると減算の結果は「１」たり減分される
という場合と、借りがないと減算の結果は減分されない
という場合との両方の場合について計算１−る。下位の
ブロックがそのｉｔ算を完了すると、名状のグループの
正しい値が、前のグループが借りを必要とするかどうか
に基づいて選択される。
通常、桁上げ選択減算器の最下位グループは、第１のグ
ループからの借りが何もないので、減分された値と減分
されなかった値の両方とも計算しない。しかし、本発明
では、桁上げ選択減算器は、最下位グループに対して実
行される減算が減分された値と減分されなかった値の両
方を計算するように設計されている。従って、ｎビット
減算全体の減分された値と減分されなかった値の両方が
、ハードウェアを僅かに変更することにより、速度を落
どざずに計算される。更に、桁上げ選択減算器の論理は
、符号付デイジット変換の場合単純にされるが、これは
、いかなる所定のビット位置においても、減数ピッ１〜
かまたは被減数ビットのどちらかの大きさがｒＯＪでな
【プればならないからである。
ループからの借りが何もないので、減分された値と減分
されなかった値の両方とも計算しない。しかし、本発明
では、桁上げ選択減算器は、最下位グループに対して実
行される減算が減分された値と減分されなかった値の両
方を計算するように設計されている。従って、ｎビット
減算全体の減分された値と減分されなかった値の両方が
、ハードウェアを僅かに変更することにより、速度を落
どざずに計算される。更に、桁上げ選択減算器の論理は
、符号付デイジット変換の場合単純にされるが、これは
、いかなる所定のビット位置においても、減数ピッ１〜
かまたは被減数ビットのどちらかの大きさがｒＯＪでな
【プればならないからである。
変換器／減分器２２の作動と同時に、丸め器２４を用い
て制御回路２６からの入力によって示される望ましい丸
め計算を算出する。丸めモードは好ましいどのようなタ
イプ、すなわち、ＩＥＥＥが指示する４つの丸めモード
である切上げ、切下げ、最も近いものへの丸め、及びゼ
ロへの丸めのうちのどのタイプであってもよい。丸め器
２４は、ピッｌ−ｎ −１及びビットｎ−２とスティッ
キー・ビットとに対応する椙り計算器１６からの変換さ
れたピッ１〜を受は取る。丸めの二つの場合が計算され
る。第一の場合は、正規化が何も必要でないとした場合
で、従って、丸めは、スティッキー・ヒツトと、ｎ−２
及びｎ−１とに対応する変換されたヒツトに対して計算
される。第二の場合は、正規化が必要となるとした場合
で、従って、丸めはスティッキー・ビット及びｎ−２に
対応する変換されたビットに対して計算され、ｎ−１の
ビットは最終値の最初の最下位ビット（Ｌ Ｓ Ｂ ）
として用いられる。この二つのうちのどちらの場合でも
、丸め器２４は、Ｌ Ｓ Ｂと、変換器／減分器２２か
らの減分された出力或いは減分されなかった出力のどち
らを使用しなければならないかを示す選択信号とを送る
。
て制御回路２６からの入力によって示される望ましい丸
め計算を算出する。丸めモードは好ましいどのようなタ
イプ、すなわち、ＩＥＥＥが指示する４つの丸めモード
である切上げ、切下げ、最も近いものへの丸め、及びゼ
ロへの丸めのうちのどのタイプであってもよい。丸め器
２４は、ピッｌ−ｎ −１及びビットｎ−２とスティッ
キー・ビットとに対応する椙り計算器１６からの変換さ
れたピッ１〜を受は取る。丸めの二つの場合が計算され
る。第一の場合は、正規化が何も必要でないとした場合
で、従って、丸めは、スティッキー・ヒツトと、ｎ−２
及びｎ−１とに対応する変換されたヒツトに対して計算
される。第二の場合は、正規化が必要となるとした場合
で、従って、丸めはスティッキー・ビット及びｎ−２に
対応する変換されたビットに対して計算され、ｎ−１の
ビットは最終値の最初の最下位ビット（Ｌ Ｓ Ｂ ）
として用いられる。この二つのうちのどちらの場合でも
、丸め器２４は、Ｌ Ｓ Ｂと、変換器／減分器２２か
らの減分された出力或いは減分されなかった出力のどち
らを使用しなければならないかを示す選択信号とを送る
。
上述したケース１の場合の丸めを計算するために、ステ
ィッキー・ビット、ビットｎ−２及びビットｎ−１に対
応するヒツトに基づく丸めが切上げの場合、選択信号は
、変換器／減分器２２からの減分されなかった値を使用
しなければならないということを示す。丸めが切上げで
ない場合は、選択信号は減分された出力を使用しなけれ
ばならないということを示す。ケース１の場合、変換器
／減分器２２の出力がｎビット全体を含むので、ＬＳＢ
は計算する必要はない。
ィッキー・ビット、ビットｎ−２及びビットｎ−１に対
応するヒツトに基づく丸めが切上げの場合、選択信号は
、変換器／減分器２２からの減分されなかった値を使用
しなければならないということを示す。丸めが切上げで
ない場合は、選択信号は減分された出力を使用しなけれ
ばならないということを示す。ケース１の場合、変換器
／減分器２２の出力がｎビット全体を含むので、ＬＳＢ
は計算する必要はない。
ケース２では、ステイツキー・ビット及びビット ｎ
−２に対応するビットに対して丸めが計算され、最初の
ＬＳＢはビットｎ−１に設定される。
−２に対応するビットに対して丸めが計算され、最初の
ＬＳＢはビットｎ−１に設定される。
もし丸めが切上げで、最初のＬＳＢが１に設定された場
合は、セレクタ／シフタ２８に出力されるＬＳＢは「Ｏ
」に等しく設定され、選択信号は減分されなかった出力
を使用しな（プればならないということを示す。もし丸
めが切上げでなく、最初のＬＳＢが「１」に設定された
場合は、セレクタ／シフタ２８に送られるＬＳＢは「１
」に設定され、選択信号は減分された出力を使用しなけ
ればならないということを示す。もし丸めが切上げで、
Ｌ Ｓ Ｂが「０］に設定された場合は、セレクタ／シ
ック２８に送られるＬＳＢは「１」に設定され、選択信
号は減分され１〔出力を使用しなければ４ｒらないとい
うことを示す。もし丸めが切上げでなく、最初のＬＳＢ
が「０」に設定された場合は、セレクタ／シフタ２８に
出力されるＬＳＢはｌ−ＯＪに設定され、選択信号は減
分された出力を使用しな【プればならないということを
示１゜ 上述したような丸め器２４がらのＬＳＢ及び選択比）ｊ
の誘導は次の等式によって決定される：５ＥＬ１＝ＲＮ
Ｄ ＳＥＬ２＝ＲＮＤ ＡＮＤ Ｂ（ｎ−１）ＬＳＢ２
＝ＲＮＤ ＸＯＲＢ（ｎ−１）ここで、 ５ＥＬ１−ケース１の場合の選択信号 ５ＥＬ２−ケース２の場合の選択信号 ＬＳ８２−ケース２の場合のｌ−Ｓ Ｂ出力ＲＮＤ−切
上げが実行される場合は「１」に等しく、それ以外はｒ
ＯＪに等しい。
合は、セレクタ／シフタ２８に出力されるＬＳＢは「Ｏ
」に等しく設定され、選択信号は減分されなかった出力
を使用しな（プればならないということを示す。もし丸
めが切上げでなく、最初のＬＳＢが「１」に設定された
場合は、セレクタ／シフタ２８に送られるＬＳＢは「１
」に設定され、選択信号は減分された出力を使用しなけ
ればならないということを示す。もし丸めが切上げで、
Ｌ Ｓ Ｂが「０］に設定された場合は、セレクタ／シ
ック２８に送られるＬＳＢは「１」に設定され、選択信
号は減分され１〔出力を使用しなければ４ｒらないとい
うことを示す。もし丸めが切上げでなく、最初のＬＳＢ
が「０」に設定された場合は、セレクタ／シフタ２８に
出力されるＬＳＢはｌ−ＯＪに設定され、選択信号は減
分された出力を使用しな【プればならないということを
示１゜ 上述したような丸め器２４がらのＬＳＢ及び選択比）ｊ
の誘導は次の等式によって決定される：５ＥＬ１＝ＲＮ
Ｄ ＳＥＬ２＝ＲＮＤ ＡＮＤ Ｂ（ｎ−１）ＬＳＢ２
＝ＲＮＤ ＸＯＲＢ（ｎ−１）ここで、 ５ＥＬ１−ケース１の場合の選択信号 ５ＥＬ２−ケース２の場合の選択信号 ＬＳ８２−ケース２の場合のｌ−Ｓ Ｂ出力ＲＮＤ−切
上げが実行される場合は「１」に等しく、それ以外はｒ
ＯＪに等しい。
５（ｎ−１）−ピッ１へ位＠ｎ−１に対応する変換され
たビットの値。
たビットの値。
上述の等式によって説明されるＳＥＬ信号は、減分され
なかった出力が使用される場合は「１」に等しく、減分
された出力が使用される倍は「Ｏ］に等しい。
なかった出力が使用される場合は「１」に等しく、減分
された出力が使用される倍は「Ｏ］に等しい。
よってセレクタ／シフタ２８は、丸め器２４からの選択
及びＩｓＢ信号と、変換器／減分器２２の減分された出
力及び減分されなかった出力の最上位ビットとに基づい
て、変換器／減分器２２の減分された出力かまたは減分
されなかった出力のどちらかを選択し、シフトする。も
し変換器／減分器２２の減分された出力及び減分されな
かった出力の両方の最上位ビットが「１」に等しい場合
は、正規化は必要ではない。ゆえに、セレクタ／シフタ
２８はケース１に基づ＜ Ｓ Ｅ Ｌ １信号に基づい
て、減分されなかった出力と減分された出力とのどらら
かを選択する。減分された出力及び減分されなかった出
力の両方の最上位ビットが「０」に等しい場合は、正規
化が必要となる。この場合、セレクタ／シフタ２８は、
丸め器２４からのＬＳＢ 及び５ｆ＝１２信号を選択し
、選択した出力のシフトを実行する。
及びＩｓＢ信号と、変換器／減分器２２の減分された出
力及び減分されなかった出力の最上位ビットとに基づい
て、変換器／減分器２２の減分された出力かまたは減分
されなかった出力のどちらかを選択し、シフトする。も
し変換器／減分器２２の減分された出力及び減分されな
かった出力の両方の最上位ビットが「１」に等しい場合
は、正規化は必要ではない。ゆえに、セレクタ／シフタ
２８はケース１に基づ＜ Ｓ Ｅ Ｌ １信号に基づい
て、減分されなかった出力と減分された出力とのどらら
かを選択する。減分された出力及び減分されなかった出
力の両方の最上位ビットが「０」に等しい場合は、正規
化が必要となる。この場合、セレクタ／シフタ２８は、
丸め器２４からのＬＳＢ 及び５ｆ＝１２信号を選択し
、選択した出力のシフトを実行する。
減分されなかった出力の最」三位ビットが「１」で、減
分された出力の最上位ビットがｒＯＪの場合は、セレク
タ／シフタ２８は丸め器２４からのＳＥＩ、及び［ＳＢ
２信号を選択する。しかし、Ｓ Ｅ Ｌ ２信号が減分
されなかった出力を使用しなければならないことを示す
場合は、出力が既に正規化されているので、シフトは実
行されない。従って、ＬＳ８２信号はこの場合使用され
ない。それ以外の場合は全て、選択され１＝出力がシフ
トされる。
分された出力の最上位ビットがｒＯＪの場合は、セレク
タ／シフタ２８は丸め器２４からのＳＥＩ、及び［ＳＢ
２信号を選択する。しかし、Ｓ Ｅ Ｌ ２信号が減分
されなかった出力を使用しなければならないことを示す
場合は、出力が既に正規化されているので、シフトは実
行されない。従って、ＬＳ８２信号はこの場合使用され
ない。それ以外の場合は全て、選択され１＝出力がシフ
トされる。
本発明の丸め回路では、加算器アレイの出力の変換が正
規化及び丸めと同時に実行されるので、増加した速度と
いう技術利点が提供される。本発明の丸め回路を符号付
ディジッｉ〜加算器と関連して説明したが、最終値を和
及び桁上げストリームから変換しな（プればならないつ
Ａ−レス・ツリー構造と関連して同様に用いることがで
きる。
規化及び丸めと同時に実行されるので、増加した速度と
いう技術利点が提供される。本発明の丸め回路を符号付
ディジッｉ〜加算器と関連して説明したが、最終値を和
及び桁上げストリームから変換しな（プればならないつ
Ａ−レス・ツリー構造と関連して同様に用いることがで
きる。
以上に本発明の詳細な説明したが、添付の特許請求の範
囲の項で定められるような本発明の精神及び範囲にそむ
くことなく様々な変化、置換え、変更を行うことができ
るということを理解されたい。
囲の項で定められるような本発明の精神及び範囲にそむ
くことなく様々な変化、置換え、変更を行うことができ
るということを理解されたい。
（１） 加算器アレイからのｍピッ１〜の出力をｎビッ
トの２進法の大きさの表示に変換し、丸める丸め回路で
あって、 前記ｍビットの数の所定の部分を２進法の大きさの表示
に変換する変換回路と、 ｍビットの数の前記変換と同時に前記ｍビットの数の丸
め情報を計算する丸め回路と、前記変換回路及び前記丸
め回路の出力に基いて、ｎビットの大きさの表示を形成
する出力回路とを含む丸め回路。
トの２進法の大きさの表示に変換し、丸める丸め回路で
あって、 前記ｍビットの数の所定の部分を２進法の大きさの表示
に変換する変換回路と、 ｍビットの数の前記変換と同時に前記ｍビットの数の丸
め情報を計算する丸め回路と、前記変換回路及び前記丸
め回路の出力に基いて、ｎビットの大きさの表示を形成
する出力回路とを含む丸め回路。
（２） 第（１）項に記載した丸め回路において、前記
丸め回路が、 変換されたｍビットの数の正規化が必要でないと仮定す
る前記丸め情報を計算づ゛る回路と、変換されたｍビッ
トの数の正規化が必要であると仮定する前記丸め情報を
割算する回路とを含む丸め回路。
丸め回路が、 変換されたｍビットの数の正規化が必要でないと仮定す
る前記丸め情報を計算づ゛る回路と、変換されたｍビッ
トの数の正規化が必要であると仮定する前記丸め情報を
割算する回路とを含む丸め回路。
（３） 第（２）項に記載した丸め回路において、正規
化を仮定する丸めを計算する前記回路が、ｎビットの２
進法の大きざの表示の最下位ピッ１〜を計算Ｊ゛る回路
を含む丸め回路。
化を仮定する丸めを計算する前記回路が、ｎビットの２
進法の大きざの表示の最下位ピッ１〜を計算Ｊ゛る回路
を含む丸め回路。
（４） 第（３）項に記載した丸め回路において、前記
変換回路が、ｍビットの大きさの表示の丸めが最上位の
ｎビットへの桁上げという結果にならないと仮定する大
きさの表示に加算器アレイ出力の最上位のｎビットが変
換される第１の値と、ｍビットの大きさの表示の丸めが
最上位のｎピッ１〜への桁上げという結果になると仮定
り゛る大きさの表示に加尊器アレイ出力の最上位のｎビ
ットが変換される第２の値とを発生する丸め回路。
変換回路が、ｍビットの大きさの表示の丸めが最上位の
ｎビットへの桁上げという結果にならないと仮定する大
きさの表示に加算器アレイ出力の最上位のｎビットが変
換される第１の値と、ｍビットの大きさの表示の丸めが
最上位のｎピッ１〜への桁上げという結果になると仮定
り゛る大きさの表示に加尊器アレイ出力の最上位のｎビ
ットが変換される第２の値とを発生する丸め回路。
（５） 第（４）項に記載した丸め回路において、前記
出力回路が前記変換された大きさの表示の正規化が必要
かどうかを検出する回路を含む丸め回路。
出力回路が前記変換された大きさの表示の正規化が必要
かどうかを検出する回路を含む丸め回路。
〈６） 第（５）項に記載しＩＣ丸め回路において、前
記出力回路が更に、前記変換された大きさの表示を正規
化するシフティング回路を含む丸め＝ ２２− 回路、。
記出力回路が更に、前記変換された大きさの表示を正規
化するシフティング回路を含む丸め＝ ２２− 回路、。
（７） 第（４）項に記載した丸め回路であって更に、
変換の前に加算器アレイの出力を増分する増分回路を含
み、丸めによる桁上げ連鎖を回避する丸め回路。
変換の前に加算器アレイの出力を増分する増分回路を含
み、丸めによる桁上げ連鎖を回避する丸め回路。
（８） 加算器アレイのｍピッ１〜の出力を２進法の大
きさの表示に変換しその出力をｎビットの数に丸める丸
め回路であって、 加算器アレイ出力の最上位のｎビットを１だり増分する
増分回路と、 ｍビットの数の変換が最上位のｎビットからの椙りとい
う結果になるかどうかを決定する借り計算回路と、 前配借り計算回路による決定に基づいて、加算器アレイ
出力の最上位のｎビットと増分された出力とのどちらか
の出力を選択するマルヂプレク量す回路、と、 マルチプレフナ回路からの前記選択された出力を２進法
の大きさの数に変換し、かつ減分された２進法の大きさ
の数を計算する変換器／減分器回＝ ２３− 路と、 加算器アレイ出力の丸めの方向を計算する丸め回路と、 前記変換器／減分型回路によって計算された前記減分さ
れた数と前記減分されなかった数のどちらかを選択する
セレクタ回路とを含む丸め回路。
きさの表示に変換しその出力をｎビットの数に丸める丸
め回路であって、 加算器アレイ出力の最上位のｎビットを１だり増分する
増分回路と、 ｍビットの数の変換が最上位のｎビットからの椙りとい
う結果になるかどうかを決定する借り計算回路と、 前配借り計算回路による決定に基づいて、加算器アレイ
出力の最上位のｎビットと増分された出力とのどちらか
の出力を選択するマルヂプレク量す回路、と、 マルチプレフナ回路からの前記選択された出力を２進法
の大きさの数に変換し、かつ減分された２進法の大きさ
の数を計算する変換器／減分器回＝ ２３− 路と、 加算器アレイ出力の丸めの方向を計算する丸め回路と、 前記変換器／減分型回路によって計算された前記減分さ
れた数と前記減分されなかった数のどちらかを選択する
セレクタ回路とを含む丸め回路。
（９） 第（８）項に記載した丸め回路であって更に、
加算器アレイ出力の下位のｍ−ｎビットを２進法の大き
さの数に変換する丸め変換器回路を含み、前記丸め回路
が前記変換されたｍ−ｎビットに基づいて丸め方向を計
算する丸め回路。
加算器アレイ出力の下位のｍ−ｎビットを２進法の大き
さの数に変換する丸め変換器回路を含み、前記丸め回路
が前記変換されたｍ−ｎビットに基づいて丸め方向を計
算する丸め回路。
（１０） 第（８）項に記載した丸め回路において、
加算器が符号側デイジット加算器であって更に、 加算器アレイの出力の最上位のゼロでないビット、ビッ
ト位置ｒｒｌ−（ｎ−３）からビット位置ゼロまでに等
しいスティッギー・ビットを計算する回路であって、全
てのビットがゼロに等しい場合スティッキー・ビットが
ゼロに等しい回路と、ビット位置ｍ−（ｎ−１＞及びｍ
−（ｎ−２）及び前記スティッキー・ビットに対応する
加算器アレイ出ノｊのビットを２進法の大ぎざの表示に
変換する回路であって、前記丸め回路が前記変換された
ビットに基づいて丸め方向をＭ算する回路とを含む丸め
回路。
加算器が符号側デイジット加算器であって更に、 加算器アレイの出力の最上位のゼロでないビット、ビッ
ト位置ｒｒｌ−（ｎ−３）からビット位置ゼロまでに等
しいスティッギー・ビットを計算する回路であって、全
てのビットがゼロに等しい場合スティッキー・ビットが
ゼロに等しい回路と、ビット位置ｍ−（ｎ−１＞及びｍ
−（ｎ−２）及び前記スティッキー・ビットに対応する
加算器アレイ出ノｊのビットを２進法の大ぎざの表示に
変換する回路であって、前記丸め回路が前記変換された
ビットに基づいて丸め方向をＭ算する回路とを含む丸め
回路。
（１１） 第（８）項に記載した丸め回路において、
前記変換器／減分型回路が桁上げ選択減算器を含む丸め
回路。
前記変換器／減分型回路が桁上げ選択減算器を含む丸め
回路。
（１２） 第（８）項に記載した丸め回路であって更
に、前記セレクタ回路によって選択された前記数を選択
的にシフトする回路を含む丸め回路。
に、前記セレクタ回路によって選択された前記数を選択
的にシフトする回路を含む丸め回路。
（１３） 第（１２）項に記載した丸め回路であって
更に、前記減分された数及び減分されなかった数の最上
位ピッｌへに基づいてシフトが必要かどうかを決定する
シフト制御手段を含む丸め回路。
更に、前記減分された数及び減分されなかった数の最上
位ピッｌへに基づいてシフトが必要かどうかを決定する
シフト制御手段を含む丸め回路。
（１４） 第（１３）項に記載した丸め回路において
、前記丸め回路が、加算器アレイ出力のｍ−（ｎ−１＞
ビットに基づく第１の丸め方向、及び加算器アレイ出力
のｍ−ｎビットに基づく第２の丸め方向を計算する回路
を含む丸め回路。
、前記丸め回路が、加算器アレイ出力のｍ−（ｎ−１＞
ビットに基づく第１の丸め方向、及び加算器アレイ出力
のｍ−ｎビットに基づく第２の丸め方向を計算する回路
を含む丸め回路。
（１５） 第（１４）項に記載した丸め回路において
、前記丸め回路が更に、前記シフディング回路がシフト
を実行する場合にｎビットの出力の最下位ビットを計算
する回路を含む丸め回路。
、前記丸め回路が更に、前記シフディング回路がシフト
を実行する場合にｎビットの出力の最下位ビットを計算
する回路を含む丸め回路。
（１６） 第（１５）項に記載した丸め回路において
、前記丸め回路が更に前記計算された第１の丸め方向に
基づく第１の選択信号と、前記計算された第２の丸め方
向と前記計算された最下位ビットとに基づく第２の選択
信号とを出力する回路を含む丸め回路。
、前記丸め回路が更に前記計算された第１の丸め方向に
基づく第１の選択信号と、前記計算された第２の丸め方
向と前記計算された最下位ビットとに基づく第２の選択
信号とを出力する回路を含む丸め回路。
（１７） 加算器アレイからのｍビットの出力をｎビ
ットの２進法の大きさの表示に変換し、丸める方法であ
って、 前記ｍビットの数の部分を２進法の大きさの表示に変換
する段階と、 ｍピッＩ〜の数の前記変換と同時に前記ｍビットの数の
丸め情報を計算する段階と、 前記２進法の大きさの表示及び前記丸め情報に基いて、
ｎビットの大きざの表示を形成する段階とを含む方法。
ットの２進法の大きさの表示に変換し、丸める方法であ
って、 前記ｍビットの数の部分を２進法の大きさの表示に変換
する段階と、 ｍピッＩ〜の数の前記変換と同時に前記ｍビットの数の
丸め情報を計算する段階と、 前記２進法の大きさの表示及び前記丸め情報に基いて、
ｎビットの大きざの表示を形成する段階とを含む方法。
（１８） 第（１７）項に記載した方法において、前
記丸めの段階が、 変換されたｍビットの数の正規化が必要でないと仮定す
る前記丸め情報を計算する段階と、変換されたｍピッ１
〜の数の正規化が必要であると仮定する前記丸め情報を
３１算する段階とを含む方法。
記丸めの段階が、 変換されたｍビットの数の正規化が必要でないと仮定す
る前記丸め情報を計算する段階と、変換されたｍピッ１
〜の数の正規化が必要であると仮定する前記丸め情報を
３１算する段階とを含む方法。
（１９） 第（１８）項に記載した方法において、正
規化を仮定する前記丸め情報を計算づ−る前記段階が、
ｎビットの大きさの表示の最下位ビットを目算する段階
を含む方法。
規化を仮定する前記丸め情報を計算づ−る前記段階が、
ｎビットの大きさの表示の最下位ビットを目算する段階
を含む方法。
（２０） 第（１７）項に記載した方法において、前
記変換段階が、 ｍビットの大きさの表示の丸めが最上位のｎビットへの
桁上げという結果にならないと仮定する大きさの表示に
加算器アレイ出力の最上位のｎビットが変換される第１
の値を発生する段階と、ｍピッ１〜の大きざの表示の丸
めが最上位のｎピッ１へへの桁上げという結果になる仮
定する大きざの表示に加算器アレイ出力の最上位のｎピ
ッ１〜が変換される第２の値を発生ずる段階とを含む方
法。
記変換段階が、 ｍビットの大きさの表示の丸めが最上位のｎビットへの
桁上げという結果にならないと仮定する大きさの表示に
加算器アレイ出力の最上位のｎビットが変換される第１
の値を発生する段階と、ｍピッ１〜の大きざの表示の丸
めが最上位のｎピッ１へへの桁上げという結果になる仮
定する大きざの表示に加算器アレイ出力の最上位のｎピ
ッ１〜が変換される第２の値を発生ずる段階とを含む方
法。
（２１） 第（１７）項に記載した方法にｄ″３いて
、ｎピッ１〜の大きさの表示を形成する前記段階が、前
記変換された大きさの表示の正規化が必要かどうかを検
出する段階を含む方法。
、ｎピッ１〜の大きさの表示を形成する前記段階が、前
記変換された大きさの表示の正規化が必要かどうかを検
出する段階を含む方法。
（２２） 第（２０）項に記載した方法にｄ５いて、
ｎビットの大きさの表示を形成する前記段階が更に、前
記ｎピッ１〜の大きさの表示を正規化用にシフティング
する段階を含む方法。
ｎビットの大きさの表示を形成する前記段階が更に、前
記ｎピッ１〜の大きさの表示を正規化用にシフティング
する段階を含む方法。
（２３） 加算器アレイ１２からのｍピッ１〜の出力
をｎビットの２進法の大きさの表示に変換し丸める丸め
回路１０が、変換の前に加算器アレイ１２の出力を増分
する増分器１８を含む。借り計算器１６は、ｍピッ１〜
の数の変換が上位のｎピッ１〜からの１１）りを必要と
するかどうかを示すマルチプレクサへの選択信号を発生
する。選択信号は増分された出力かまたは増分されなか
つＩこ出力かを選択するのに用いる。変換器／減分器２
２は、マルチプレクサ２０の選択された出力を２進法の
大きざの数に変換し、同様に、またり減分された太きさ
の表示を計算する。丸め回路２４は制御回路２６からの
制御信号に基づいて丸め方向を計算する。
をｎビットの２進法の大きさの表示に変換し丸める丸め
回路１０が、変換の前に加算器アレイ１２の出力を増分
する増分器１８を含む。借り計算器１６は、ｍピッ１〜
の数の変換が上位のｎピッ１〜からの１１）りを必要と
するかどうかを示すマルチプレクサへの選択信号を発生
する。選択信号は増分された出力かまたは増分されなか
つＩこ出力かを選択するのに用いる。変換器／減分器２
２は、マルチプレクサ２０の選択された出力を２進法の
大きざの数に変換し、同様に、またり減分された太きさ
の表示を計算する。丸め回路２４は制御回路２６からの
制御信号に基づいて丸め方向を計算する。
丸め回路１０は、（ａ）変換された値の正規化が必要で
ないと仮定する場合と、（ｂ）変換された値の正規化が
必要であると仮定する場合の２つの場合に丸め情報を目
算する。セレクタ／シフタ２８は丸め情報に基づいて減
分された値と減分されなかった値のいずれかを選ぶ。
ないと仮定する場合と、（ｂ）変換された値の正規化が
必要であると仮定する場合の２つの場合に丸め情報を目
算する。セレクタ／シフタ２８は丸め情報に基づいて減
分された値と減分されなかった値のいずれかを選ぶ。
第１図は本発明の丸め回路のブロック図を示す。
第２図は最終値の正規化が必要でない場合と、最終値の
正規化が必要な場合の加算器アレイの出力を示す。 第３図は負の大きさのビットを正の大きさのビットから
減算することによる符号例デイジット表示の変換を示す
。 主な符号の説明 １０；丸め回路 １２：加算器アレイ １４ニスティツキ−・ピッ１へ発生器 １６：借り計算器 １８：増分器 ２０；マルチプレクサ ２２：変換器／減分器 ２７′Ｉ；丸め器 ２６：１ｌｌｌＤ回路 ２８：セレクタ／シフタ
正規化が必要な場合の加算器アレイの出力を示す。 第３図は負の大きさのビットを正の大きさのビットから
減算することによる符号例デイジット表示の変換を示す
。 主な符号の説明 １０；丸め回路 １２：加算器アレイ １４ニスティツキ−・ピッ１へ発生器 １６：借り計算器 １８：増分器 ２０；マルチプレクサ ２２：変換器／減分器 ２７′Ｉ；丸め器 ２６：１ｌｌｌＤ回路 ２８：セレクタ／シフタ
Claims (2)
- （１）加算器アレイからのｍビットの出力をｎビットの
２進法の大きさの表示に変換し、丸める丸め回路であっ
て、 前記ｍビットの数の所定の部分を２進法の大きさの表示
に変換する変換回路と、 ｍビットの数の前記変換と同時に前記ｍビットの数の丸
め情報を計算する丸め回路と、 前記変換回路及び前記丸め回路の出力に基いて、ｎビッ
トの大きさの表示を形成する出力回路とを含む丸め回路
。 - （２）加算器アレイからのｍビットの出力をｎビットの
２進法の大きさの表示に変換し、丸める方法であって、 前記ｍビットの数の部分を２進法の大きさの表示に変換
する段階と、 ｍビットの数の前記変換と同時に前記ｍビットの数の丸
め情報を計算する段階と、 前記２進法の大きさの表示及び前記丸め情報に基いて、
ｎビットの大きさの表示を形成する段階とを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/175,968 US5170371A (en) | 1988-03-31 | 1988-03-31 | Method and apparatus for rounding in high-speed multipliers |
| US175968 | 1988-03-31 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095460A Division JPH096595A (ja) | 1988-03-31 | 1996-04-17 | 演算結果の表示方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290035A true JPH01290035A (ja) | 1989-11-21 |
| JP2872263B2 JP2872263B2 (ja) | 1999-03-17 |
Family
ID=22642398
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080242A Expired - Fee Related JP2872263B2 (ja) | 1988-03-31 | 1989-03-30 | 高速演算器における丸め回路 |
| JP8095460A Pending JPH096595A (ja) | 1988-03-31 | 1996-04-17 | 演算結果の表示方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095460A Pending JPH096595A (ja) | 1988-03-31 | 1996-04-17 | 演算結果の表示方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5170371A (ja) |
| JP (2) | JP2872263B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5408426A (en) * | 1992-03-17 | 1995-04-18 | Hitachi, Ltd. | Arithmetic unit capable of performing concurrent operations for high speed operation |
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|---|---|---|---|---|
| US5235533A (en) * | 1992-05-11 | 1993-08-10 | Intel Corporation | Store rounding in a floating point unit |
| US5493581A (en) * | 1992-08-14 | 1996-02-20 | Harris Corporation | Digital down converter and method |
| US5644522A (en) * | 1993-11-30 | 1997-07-01 | Texas Instruments Incorporated | Method, apparatus and system for multiply rounding using redundant coded multiply result |
| US6199089B1 (en) * | 1998-09-18 | 2001-03-06 | Ati International Srl | Floating point arithmetic logic unit rounding using at least one least significant bit |
| FR2820905B1 (fr) * | 2001-02-09 | 2005-02-18 | Gemplus Card Int | Dispositif et procede de traitement de valeurs numeriques, notamment sous forme non-adjacente |
| US10140094B2 (en) * | 2016-05-24 | 2018-11-27 | Arm Limited | Rounding circuitry and method |
| US11210064B2 (en) * | 2019-07-30 | 2021-12-28 | International Business Machines Corporation | Parallelized rounding for decimal floating point to binary coded decimal conversion |
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| JPS6170635A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 丸め制御装置 |
| JPH01240927A (ja) * | 1988-03-23 | 1989-09-26 | Matsushita Electric Ind Co Ltd | 浮動小数点演算装置 |
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-
1988
- 1988-03-31 US US07/175,968 patent/US5170371A/en not_active Expired - Lifetime
-
1989
- 1989-03-30 JP JP1080242A patent/JP2872263B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-17 JP JP8095460A patent/JPH096595A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5408426A (en) * | 1992-03-17 | 1995-04-18 | Hitachi, Ltd. | Arithmetic unit capable of performing concurrent operations for high speed operation |
| US5623435A (en) * | 1992-03-17 | 1997-04-22 | Hitachi, Ltd. | Arithmetic unit capable of performing concurrent operations for high speed operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH096595A (ja) | 1997-01-10 |
| JP2872263B2 (ja) | 1999-03-17 |
| US5170371A (en) | 1992-12-08 |
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