JPH01290093A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH01290093A JPH01290093A JP63120936A JP12093688A JPH01290093A JP H01290093 A JPH01290093 A JP H01290093A JP 63120936 A JP63120936 A JP 63120936A JP 12093688 A JP12093688 A JP 12093688A JP H01290093 A JPH01290093 A JP H01290093A
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- memory
- memory card
- type
- signal
- chip
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リーダライタ等のデータ読取り・書込み装置
に装填され、例えばパーソナルコンピュータへデータを
入出力するＩＣカードに関する。
に装填され、例えばパーソナルコンピュータへデータを
入出力するＩＣカードに関する。
リーダライタと呼ばれるデータ読取り・書込み装置に設
置され、例えばパーソナルコンピュータへデータを入出
力するＩＣメモリカードは、社団法人日本電子工業振興
協会パーソナルコンピュータ業務委員会作成の［ＩＣメ
モリカードガイ１′ライン」にも述べられているように
、ＲＯＭカードとＲＡＭカードとに大別される。
置され、例えばパーソナルコンピュータへデータを入出
力するＩＣメモリカードは、社団法人日本電子工業振興
協会パーソナルコンピュータ業務委員会作成の［ＩＣメ
モリカードガイ１′ライン」にも述べられているように
、ＲＯＭカードとＲＡＭカードとに大別される。
メモリカードへデータを書き込みまたは読み出す場合、
対象メモリカードがＲＯＭカードであればデータの書き
込みは不可能であり、またＲＡＭカードであればメモリ
容量以上にデータを書き込むことは不可能である。従っ
て、対象メモリカードがＲＯＭカードかＲＡＭカードか
といったメモリカードの種別、またそのメモリカードの
記憶容量等の特性データをリーダライタに与えることが
必要である。しかし、異なる種別または容量の複数枚の
メモリカードを１台のリーダライタに装填する場合、情
報を書き込みまたは読み出す都度、使用されるメモリの
種別及び容量に応じてオペレータが種別及び容量を設定
スイッチ等により設定するのであっては、オペレータの
誤設定によりデータが破壊される可能性がある。従って
、メモリカードにアクセスする都度、該メモリカードか
ら特性データの信号が出力されるようにすればよい。
対象メモリカードがＲＯＭカードであればデータの書き
込みは不可能であり、またＲＡＭカードであればメモリ
容量以上にデータを書き込むことは不可能である。従っ
て、対象メモリカードがＲＯＭカードかＲＡＭカードか
といったメモリカードの種別、またそのメモリカードの
記憶容量等の特性データをリーダライタに与えることが
必要である。しかし、異なる種別または容量の複数枚の
メモリカードを１台のリーダライタに装填する場合、情
報を書き込みまたは読み出す都度、使用されるメモリの
種別及び容量に応じてオペレータが種別及び容量を設定
スイッチ等により設定するのであっては、オペレータの
誤設定によりデータが破壊される可能性がある。従って
、メモリカードにアクセスする都度、該メモリカードか
ら特性データの信号が出力されるようにすればよい。
第４図は、データを書き込みまたは読み出す都度、種別
及び容量等のメモリカードの特性データを出力する従来
のメモリカードの概略的な構成を示すブロック線図であ
って、図中１はメモリカードである。メモリカー１・′
１は、データを記憶するメモリチップ２を内蔵しており
、メモリチップ２は、図示しないリーダライタから選択
信号線３を介してアクティブローのチップ選択信号（Ｃ
Ｅ）が与えられると活性化され、データの読出し・書込
みが可能な状態になる。また、種別信号生成回路４は４
本の信号線と“１°°“０″との組合わせによってＲＡ
Ｍ、 ＲＯＭ等のメモリチップ２の種別を表す信号を生
成し、生成した種別信号は、それぞれ４本の種別信号線
５．５，５．５からコネクタの所定ビンを介して全メモ
リカードに共通のパスラインへ出力される。容量信号生
成回路６は４本の信号線と“１″“０″との組合わせに
よってメモリチップ２の容量を表す信号を生成し、生成
した容量信号は、それぞれ４本の種別信号線？、７，７
．７からコネクタの所定ピンを介して全メモリカードに
共通のパスラインへ出力される。また、メモリカード２
は、以上の他に、第５図に示すような電源、接地、及び
図示省略するが、アドレス、データ、リード２ ライ１
−等の信号線を備える。
及び容量等のメモリカードの特性データを出力する従来
のメモリカードの概略的な構成を示すブロック線図であ
って、図中１はメモリカードである。メモリカー１・′
１は、データを記憶するメモリチップ２を内蔵しており
、メモリチップ２は、図示しないリーダライタから選択
信号線３を介してアクティブローのチップ選択信号（Ｃ
Ｅ）が与えられると活性化され、データの読出し・書込
みが可能な状態になる。また、種別信号生成回路４は４
本の信号線と“１°°“０″との組合わせによってＲＡ
Ｍ、 ＲＯＭ等のメモリチップ２の種別を表す信号を生
成し、生成した種別信号は、それぞれ４本の種別信号線
５．５，５．５からコネクタの所定ビンを介して全メモ
リカードに共通のパスラインへ出力される。容量信号生
成回路６は４本の信号線と“１″“０″との組合わせに
よってメモリチップ２の容量を表す信号を生成し、生成
した容量信号は、それぞれ４本の種別信号線？、７，７
．７からコネクタの所定ピンを介して全メモリカードに
共通のパスラインへ出力される。また、メモリカード２
は、以上の他に、第５図に示すような電源、接地、及び
図示省略するが、アドレス、データ、リード２ ライ１
−等の信号線を備える。
第５図は、前記種別信号生成回路４の構成を記した回路
図であって、容量信号生成回路６も同一の構成である。
図であって、容量信号生成回路６も同一の構成である。
４本の種別信号線５ ＋ ５ ＋ ５ ＋ ５はそれぞ
れの一端が、そのオン・オフによって“１″ “０″
を表すスイッチ１０．１０．１０．１０の一端に接続さ
れ、この接続端とコネクタビンへの出力端の中間はそれ
ぞれプルアップ抵抗８，８，８．８を介して電源線９に
接続され、スイッチ１０．１０．１０．１０の他端は接
地線１１に接続されている。
れの一端が、そのオン・オフによって“１″ “０″
を表すスイッチ１０．１０．１０．１０の一端に接続さ
れ、この接続端とコネクタビンへの出力端の中間はそれ
ぞれプルアップ抵抗８，８，８．８を介して電源線９に
接続され、スイッチ１０．１０．１０．１０の他端は接
地線１１に接続されている。
従って、種別信号生成回路４及び容量信号生成回路６そ
れぞれのスイッチ１０．１０．１０．１０のオン・オフ
の組合わせにより、それぞれ２’＝１６通りまでの種別
または容量を設定し得る。
れぞれのスイッチ１０．１０．１０．１０のオン・オフ
の組合わせにより、それぞれ２’＝１６通りまでの種別
または容量を設定し得る。
ところで、以上のような構成の従来のメモリカードでは
、種別または容量信号は、各コネクタの所定ピンを介し
て全メモリカードに共通のパスラインへ出力される。従
って、１台のり−ダライタに種別、容量の異なる複数枚
のメモリカードを設置し、各メモリカードからの出力信
号を共通のパスラインへ出力する場合、所要メモリカー
ドはチップ選択信号（ＣＢ）によって正しく選択された
にも拘わらず、該メモリカードの種別及び容量信号は正
しく伝達されないという問題がある。即ち、共通のパス
ラインそれぞれに出力されるチップセレクトされたメモ
リカード以外の全メモリカードの信号が全て“１″であ
れば、チップセレクトされたメモリカードからは、′１
″または０″の自己信号が共通のパスラインへ正しく出
力されるが、１枚のメモリカードのスイッチｌＯが自己
の種別または容量データ”ｏ”に基づきオンして電流が
グランド１１に流れていれば、該スイッチ１０に対応す
る他の全メモリカードのスイッチ１０が、その種別また
は容量データ”１″に基づいてオフであっても、共通の
パスラインへ出力される信号は、前述のグランド１１に
流れた電流の影響を受Ｉノで強制的に“０″ となって
いしまうといった、所謂ワイアード＾ＮＤ接続になり、
正しいデータが伝達されないという問題がある。
、種別または容量信号は、各コネクタの所定ピンを介し
て全メモリカードに共通のパスラインへ出力される。従
って、１台のり−ダライタに種別、容量の異なる複数枚
のメモリカードを設置し、各メモリカードからの出力信
号を共通のパスラインへ出力する場合、所要メモリカー
ドはチップ選択信号（ＣＢ）によって正しく選択された
にも拘わらず、該メモリカードの種別及び容量信号は正
しく伝達されないという問題がある。即ち、共通のパス
ラインそれぞれに出力されるチップセレクトされたメモ
リカード以外の全メモリカードの信号が全て“１″であ
れば、チップセレクトされたメモリカードからは、′１
″または０″の自己信号が共通のパスラインへ正しく出
力されるが、１枚のメモリカードのスイッチｌＯが自己
の種別または容量データ”ｏ”に基づきオンして電流が
グランド１１に流れていれば、該スイッチ１０に対応す
る他の全メモリカードのスイッチ１０が、その種別また
は容量データ”１″に基づいてオフであっても、共通の
パスラインへ出力される信号は、前述のグランド１１に
流れた電流の影響を受Ｉノで強制的に“０″ となって
いしまうといった、所謂ワイアード＾ＮＤ接続になり、
正しいデータが伝達されないという問題がある。
また、上記問題を解決するためにメモリカード別にパス
ラインを設けたり、出力信号を変換する回路を新たに設
けた場合、データ読取り・書込み装置が大型になるとい
う問題がある。
ラインを設けたり、出力信号を変換する回路を新たに設
けた場合、データ読取り・書込み装置が大型になるとい
う問題がある。
本発明はこのような問題を解決するためになされたもの
であって、同一のリーダライクに複数設置されても、所
要メモリカードの種別、容量データを正しく出力し得る
ＩＣカードの提供を目的とする。
であって、同一のリーダライクに複数設置されても、所
要メモリカードの種別、容量データを正しく出力し得る
ＩＣカードの提供を目的とする。
本発明のＩＣメモリカードは、データを読み出しまたは
書き込むべきメモリチップを選択するチップ選択信号を
出力制御信号とし、該メモリチップに関連する特性デー
タの信号を、チップ選択信号が有意の場合に外部へ出力
する一方、チップ選択信号が非有意の場合にはハイイン
ピーダンスとなる出力ゲー１〜を備えたことを特徴とす
る。
書き込むべきメモリチップを選択するチップ選択信号を
出力制御信号とし、該メモリチップに関連する特性デー
タの信号を、チップ選択信号が有意の場合に外部へ出力
する一方、チップ選択信号が非有意の場合にはハイイン
ピーダンスとなる出力ゲー１〜を備えたことを特徴とす
る。
本発明のＩＣメモリカードは、チップ選択信号が与えら
れると、選択されたメモリチップでは、該メモリチップ
に対応して設けられた出力ゲートが、特性データ信号生
成回路が生成した該メモリチップに関連する特性データ
の信号を外部へ出力する。一方、チップ選択信号が与え
られないメモリチップでは、該メモリチップに対応して
設けられた出力ゲートが、ハイインピーダンスとなる。
れると、選択されたメモリチップでは、該メモリチップ
に対応して設けられた出力ゲートが、特性データ信号生
成回路が生成した該メモリチップに関連する特性データ
の信号を外部へ出力する。一方、チップ選択信号が与え
られないメモリチップでは、該メモリチップに対応して
設けられた出力ゲートが、ハイインピーダンスとなる。
従って、チップ選択信号が有意であるメモリチップに関
連する特性データの信号のみが外部へ出力され、所謂ワ
イアー１：ＯＲの接続が可能となる。
連する特性データの信号のみが外部へ出力され、所謂ワ
イアー１：ＯＲの接続が可能となる。
以下、本発明をその実施例を示す図面に基づき詳述する
。第１図は本発明に係る２枚のメモリカードｌａ、 ｌ
ｂを図示しないリーダライタに設置した場合のブロック
線図であって、両メモリカードの構成は同一である。メ
モリカードｌａは、データを記憶するメモリチップ２ａ
を内蔵し、メモリチップ２ａは、図示しないリーダライ
タから、選択信号線３ａを介してアクティブローのチ・
２プ選択信号（ＣＩ）が与えられると活性化され、デー
タの読出し・書込みが可能な状態になる。また、種別信
号生成回路４ａは４本の信号線と”１”０”との組合わ
せによってメモリチップ２ａの種別を表す信号を生成し
、生成した種別信号は、それぞれ４本の種別信号線５ａ
、５ａ、５ａ、５ａからコネクタの所定ピンを介して全
メモリカードに共通のパスラインへ出力される。
。第１図は本発明に係る２枚のメモリカードｌａ、 ｌ
ｂを図示しないリーダライタに設置した場合のブロック
線図であって、両メモリカードの構成は同一である。メ
モリカードｌａは、データを記憶するメモリチップ２ａ
を内蔵し、メモリチップ２ａは、図示しないリーダライ
タから、選択信号線３ａを介してアクティブローのチ・
２プ選択信号（ＣＩ）が与えられると活性化され、デー
タの読出し・書込みが可能な状態になる。また、種別信
号生成回路４ａは４本の信号線と”１”０”との組合わ
せによってメモリチップ２ａの種別を表す信号を生成し
、生成した種別信号は、それぞれ４本の種別信号線５ａ
、５ａ、５ａ、５ａからコネクタの所定ピンを介して全
メモリカードに共通のパスラインへ出力される。
容量信号生成回路６ａは４本の信号線と“１”Ｏ”との
組合わせによってメモリチップ２ａの容量を表す信号を
生成し、生成した容量信号は、それぞれ４本の容量信号
線７ａ、７ａ、７ａ、７ａからコネクタの所定ピンを介
して全メモリカードに共通のハスラインへ出力される。
組合わせによってメモリチップ２ａの容量を表す信号を
生成し、生成した容量信号は、それぞれ４本の容量信号
線７ａ、７ａ、７ａ、７ａからコネクタの所定ピンを介
して全メモリカードに共通のハスラインへ出力される。
さらに、種別信号生成回路４ａ及び容量信号生成回路６
ａには、前記選択信号線３ａからチップ選択信号（ＣＥ
）が与えられる。なお、メモリチップ２ａは、以上の他
に、第２図に示すような電源、接地、及び図示省略する
がアドレス、データ。
ａには、前記選択信号線３ａからチップ選択信号（ＣＥ
）が与えられる。なお、メモリチップ２ａは、以上の他
に、第２図に示すような電源、接地、及び図示省略する
がアドレス、データ。
リード、ライト等の信号線を備える。
上記メモリカード１ａと同一構成のメモリカード１ｂは
種別信号線５ｂ、５ｂ、５ｂ、５ｂ及び容量信号線７ｂ
、７ｂ。
種別信号線５ｂ、５ｂ、５ｂ、５ｂ及び容量信号線７ｂ
、７ｂ。
７ｂ、７ｂがそれぞれメモリカー１゛１ａの種別信号線
５ａ。
５ａ。
５ａ 、 ５ａ 、 ５ａ及び容量信号線？ａ、？ａ、
７ａ、７ａと共通のパスラインに接続されている。
７ａ、７ａと共通のパスラインに接続されている。
第２図は、種別信号生成回路４ａを、４つのパンファゲ
ートを有する３ステート出力のゲー１−ＩＣ１Ｍ７４Ｌ
Ｓ１２５＾Ｐにより実現した種別信号生成回路４ａの構
成をしめす回路図であって、容量信号生成回路６ａも閘
−の構成である。４本の種別信号線５ａ 、 ５ａ 。
ートを有する３ステート出力のゲー１−ＩＣ１Ｍ７４Ｌ
Ｓ１２５＾Ｐにより実現した種別信号生成回路４ａの構
成をしめす回路図であって、容量信号生成回路６ａも閘
−の構成である。４本の種別信号線５ａ 、 ５ａ 。
５ａ、５ａはそれぞれ３ステート出力のバッファ１２，
１２゜１２、１２を介し、そのオン・オフによって“１
″・”０°゛を表すスイッチ１０．１０．１０．１０の
一端に接続され、またバッファ１２．１２，１２．１２
の入力端及びスイッチ１０、１０．１０．１０の中間は
、プルアンプ抵抗８，８，８．８を介して電源線９に接
続されている。また、スイッチ１０．１０．１０．１０
の他端は接地線１１に接続されている。
１２゜１２、１２を介し、そのオン・オフによって“１
″・”０°゛を表すスイッチ１０．１０．１０．１０の
一端に接続され、またバッファ１２．１２，１２．１２
の入力端及びスイッチ１０、１０．１０．１０の中間は
、プルアンプ抵抗８，８，８．８を介して電源線９に接
続されている。また、スイッチ１０．１０．１０．１０
の他端は接地線１１に接続されている。
従って、スイッチ１０．１０．１０．１０のオン・オフ
の組合わせにより、それぞれ２４＝１６通りまでの種別
または容量を設定し得る。
の組合わせにより、それぞれ２４＝１６通りまでの種別
または容量を設定し得る。
さらに、バッファ１２．１２．１２．１２の出力制御端
子には前記選択信号線３ａからチップ選択信号（ＣＥ）
が与えられ、バッファ１２．１２．１２．１２か゛らの
出力を“０″。
子には前記選択信号線３ａからチップ選択信号（ＣＥ）
が与えられ、バッファ１２．１２．１２．１２か゛らの
出力を“０″。
１″、“ハイインピーダンス”の３状態に制御し、チッ
プ選択信号により選択されたメモリカードからのみ、そ
のメモリチップに関連する特性データを出力させる。
プ選択信号により選択されたメモリカードからのみ、そ
のメモリチップに関連する特性データを出力させる。
次に、以上のような構成のメモリカードｌａ、ｌｂの信
号出力の動作につき説明する。なお、種別信号生成回路
４ａ、４ｂ及び容量信号生成回路６ａ、６ｂそれぞれの
スイッチ１０．１０．１０．１０は、各種別及び容量の
値を“０”、“１″の２値で表す開閉状態に予め設定さ
れている。アクティブローのチップ選択信号（ＣＥ）が
、例えばメモリカードｌａに与えられた場合、このチッ
プ選択信号（ＣＥ）はメモリチップ２ａに与えられて該
メモリチップ２ａを活性化する一方、選択信号線３ａを
介して種別信号生成回路４ａ及び容量信号生成回路６ａ
にも与えられる。それぞれの種別信号線５ａ、５ａ、５
ａ、５ａ及び容量信号線？ａ、？ａ、７ａ、？ａには、
プルアンプ抵抗８，８，８．８を介して電源線９から電
流が供給されており、出力制御信号たるアクティブロー
のチップ選択信号（ＣＥ）が与えられるバッファ１２．
１２．１２．１２を介して、その種別及び容量に応じて
予め設定されているスイッチ１０．１０．１０゜１０の
オン・オフ状態により“１″″０″にて表される種別及
び容量信号を、両メモリカードｌａ、ｌｂの共通パスラ
インへ出力する。
号出力の動作につき説明する。なお、種別信号生成回路
４ａ、４ｂ及び容量信号生成回路６ａ、６ｂそれぞれの
スイッチ１０．１０．１０．１０は、各種別及び容量の
値を“０”、“１″の２値で表す開閉状態に予め設定さ
れている。アクティブローのチップ選択信号（ＣＥ）が
、例えばメモリカードｌａに与えられた場合、このチッ
プ選択信号（ＣＥ）はメモリチップ２ａに与えられて該
メモリチップ２ａを活性化する一方、選択信号線３ａを
介して種別信号生成回路４ａ及び容量信号生成回路６ａ
にも与えられる。それぞれの種別信号線５ａ、５ａ、５
ａ、５ａ及び容量信号線？ａ、？ａ、７ａ、？ａには、
プルアンプ抵抗８，８，８．８を介して電源線９から電
流が供給されており、出力制御信号たるアクティブロー
のチップ選択信号（ＣＥ）が与えられるバッファ１２．
１２．１２．１２を介して、その種別及び容量に応じて
予め設定されているスイッチ１０．１０．１０゜１０の
オン・オフ状態により“１″″０″にて表される種別及
び容量信号を、両メモリカードｌａ、ｌｂの共通パスラ
インへ出力する。
一方、読出し・書込みの対象外である他方のメモリカー
ド１ｂにはチップ選択信号（ＣＥ）が与えられておらず
、バッファ１２．１２．１２．１２に与えられる出力制
御信号はハイレベルであるから、バッファ１２゜１２．
１２．１２が高インピーダンス状態となる。
ド１ｂにはチップ選択信号（ＣＥ）が与えられておらず
、バッファ１２．１２．１２．１２に与えられる出力制
御信号はハイレベルであるから、バッファ１２゜１２．
１２．１２が高インピーダンス状態となる。
即ち、チップ選択信号（ＣＥ）が与えられないメモリカ
ードでは、バッファ１２，１２，１２．１２がハイイン
ピーダンスとなって、種別及び容量信号が共通のパスラ
インへ出力されないので、両メモリカード１ａ、１ｂは
結果的にワイアードＯＲ接続となり、チップ選択信号（
ＣＥ）が与えられた所要メモリカードの種別及び容量信
号のみが共通のパスラインへ出力され、正しいデータが
伝達される。
ードでは、バッファ１２，１２，１２．１２がハイイン
ピーダンスとなって、種別及び容量信号が共通のパスラ
インへ出力されないので、両メモリカード１ａ、１ｂは
結果的にワイアードＯＲ接続となり、チップ選択信号（
ＣＥ）が与えられた所要メモリカードの種別及び容量信
号のみが共通のパスラインへ出力され、正しいデータが
伝達される。
また、第３図は本発明に係るメモリカーじを接続した他
の実施例を示すブロック線図であって、図中１ｃ、 ｌ
ｅはメモリカードである。各メモリカードｌｃ、 ｌｅ
はそれぞれ任意の種別、容量を有する２つのメモリチッ
プ２ｃ、２ｄまたは２ｅ、２ｆを内蔵しており、各メモ
リチップ２ｃ、２ｄ、２ｅ、２Ｆの種別及び容量を示す
信号は、前述と同様の回路構成を有するそれぞれの種別
信号生成回路４ｃ、４ｄ、４ｅ、４ｆ及び容量信号生成
回路６ｃ、６ｄ、６ｅ、６ｆにより生成される。
の実施例を示すブロック線図であって、図中１ｃ、 ｌ
ｅはメモリカードである。各メモリカードｌｃ、 ｌｅ
はそれぞれ任意の種別、容量を有する２つのメモリチッ
プ２ｃ、２ｄまたは２ｅ、２ｆを内蔵しており、各メモ
リチップ２ｃ、２ｄ、２ｅ、２Ｆの種別及び容量を示す
信号は、前述と同様の回路構成を有するそれぞれの種別
信号生成回路４ｃ、４ｄ、４ｅ、４ｆ及び容量信号生成
回路６ｃ、６ｄ、６ｅ、６ｆにより生成される。
さらに、各メモリチップｊ７ｃ、２ｄ、２ｅ、 ２ｆを
活性化すべく与えられるアクティブローのチップ選択信
号（ＣＩりが種別信号生成回路４ｃ、４ｄ、４ｅ、４ｆ
及び容量信号生成回路６ｃ、 ６ｄ、 ６ｅ、 ６ｆに
も与えられ、前述の実施例と同様、種別信号線５ｃ、５
ｄ、５ｅ、５ｆ及び容量信号線７ｃ、 ７ｄ、 ７ｅ、
７ｆそれぞれに設げた３ステー１・出力のゲートバッ
ファにより、チップ選択信号が与えられたときのみ、種
別及び容量信号を共通のパスラインへ出力すべく制御す
る。
活性化すべく与えられるアクティブローのチップ選択信
号（ＣＩりが種別信号生成回路４ｃ、４ｄ、４ｅ、４ｆ
及び容量信号生成回路６ｃ、 ６ｄ、 ６ｅ、 ６ｆに
も与えられ、前述の実施例と同様、種別信号線５ｃ、５
ｄ、５ｅ、５ｆ及び容量信号線７ｃ、 ７ｄ、 ７ｅ、
７ｆそれぞれに設げた３ステー１・出力のゲートバッ
ファにより、チップ選択信号が与えられたときのみ、種
別及び容量信号を共通のパスラインへ出力すべく制御す
る。
なお、本実施例では、種別信号生成回路及び容量信号生
成回路に、３ステート出力を有したゲートＩＣ（Ｍ７４
ＬＳ１２５ＡＰ）を用いた場合につき説明したが、出力
にプルアンプ抵抗を有するオープンコネクタ出力を備え
たＮＡＮＤゲートを内蔵するゲートＩＣ（Ｍ７４Ｌ５３
８Ｐ）を用いても同様の効果が得られる。
成回路に、３ステート出力を有したゲートＩＣ（Ｍ７４
ＬＳ１２５ＡＰ）を用いた場合につき説明したが、出力
にプルアンプ抵抗を有するオープンコネクタ出力を備え
たＮＡＮＤゲートを内蔵するゲートＩＣ（Ｍ７４Ｌ５３
８Ｐ）を用いても同様の効果が得られる。
本発明のＩＣメモリカードは、メモリカードの種別及び
容量の信号を、該メモリカードに与えられるチップ選択
信号が有意である場合のみ全メモリカードに共通のパス
ラインへ出力するように構成したため、任意の種別、容
量の複数のメモリカードを接続した場合であっても、選
択されたメモリチップの種別、容量信号のみを特別な変
換回路またはメモリチップ別のパスラインを設けること
なく正しく共通のパスラインへ出力できるので、装置を
小型番こな、し得るという優れた効果を奥する。
容量の信号を、該メモリカードに与えられるチップ選択
信号が有意である場合のみ全メモリカードに共通のパス
ラインへ出力するように構成したため、任意の種別、容
量の複数のメモリカードを接続した場合であっても、選
択されたメモリチップの種別、容量信号のみを特別な変
換回路またはメモリチップ別のパスラインを設けること
なく正しく共通のパスラインへ出力できるので、装置を
小型番こな、し得るという優れた効果を奥する。
第１図は本発明に係るメモリカードの構成を示すブロッ
ク線図、第２図はその要部回路図、第３図は本発明に係
るメモリカードの他の実施例を示すブロック線図、第４
図は従来のメモリカートの構成を示すブロック線図、第
５図はその要部回路図である。 ｌａ、ｌｂ、ｌｃ、ｌｄ ＝−メモリカード ２ａ、２
ｂ、２ｃ、２ｔ！、２ｅ。 ２ｆ−・・メモリチップ ３ａ、３ｂ、３ｃ、３ｄ、３
ｅ、３ｆ −選択信号線 ４ａ、４ｂ、４ｃ、４ｄ、４
ｅ、４ｆ ＋＋種別信号生成回路５ａ、５ｂ、５ｃ、５
ｄ、５ｅ、５ｆ −・・種別信号線 ６ａ、６ｂ、６ｃ
、６ｄ。 ６ｅ、６ｆ −容量信号生成回路 ７ａ、７ｂ、７ｃ、
７ｄ、７ｅ、７ｆ・・・容量信号線 ８・・・プルアン
プ抵抗 ９・・・電源線１０・・・スイッチ １１・・
・接地線１２・・・バッファなお、図中、同一符号は同
一、又は相当部分を示す。
ク線図、第２図はその要部回路図、第３図は本発明に係
るメモリカードの他の実施例を示すブロック線図、第４
図は従来のメモリカートの構成を示すブロック線図、第
５図はその要部回路図である。 ｌａ、ｌｂ、ｌｃ、ｌｄ ＝−メモリカード ２ａ、２
ｂ、２ｃ、２ｔ！、２ｅ。 ２ｆ−・・メモリチップ ３ａ、３ｂ、３ｃ、３ｄ、３
ｅ、３ｆ −選択信号線 ４ａ、４ｂ、４ｃ、４ｄ、４
ｅ、４ｆ ＋＋種別信号生成回路５ａ、５ｂ、５ｃ、５
ｄ、５ｅ、５ｆ −・・種別信号線 ６ａ、６ｂ、６ｃ
、６ｄ。 ６ｅ、６ｆ −容量信号生成回路 ７ａ、７ｂ、７ｃ、
７ｄ、７ｅ、７ｆ・・・容量信号線 ８・・・プルアン
プ抵抗 ９・・・電源線１０・・・スイッチ １１・・
・接地線１２・・・バッファなお、図中、同一符号は同
一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １、内蔵するメモリチップに関連する特性データの信号
を生成し、データを読み出しまたは書き込む際、前記特
性データの信号を外部へ出力するＩＣメモリカードにお
いて、 データを読み出しまたは書き込むべきメモ リチップを選択するチップ選択信号を出力制御信号とし
、前記特性データの信号を、チップ選択信号が有意の場
合に外部へ出力する一方、チップ選択信号が非有意の場
合にはハイインピーダンスとなる出力ゲートを備えたこ
とを特徴とするＩＣメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120936A JPH01290093A (ja) | 1988-05-17 | 1988-05-17 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63120936A JPH01290093A (ja) | 1988-05-17 | 1988-05-17 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01290093A true JPH01290093A (ja) | 1989-11-21 |
Family
ID=14798633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63120936A Pending JPH01290093A (ja) | 1988-05-17 | 1988-05-17 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01290093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
-
1988
- 1988-05-17 JP JP63120936A patent/JPH01290093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6383845A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | メモリカ−ド |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566311A (en) * | 1993-06-25 | 1996-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory controller for reducing pass through current |
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