JPH01291346A - エラー検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はデータのビット誤りを検出すると共に、エラ
ー検出に際して割込みを発生するエラー検出回路に関す
るものである。

［従　来　例コ 従来、コンピュータシステムのデータ転送等においては
、例えばその最上位ビットにパリティビットが付加され
、このパリティビットはそのデータのビットの総数が常
に偶数または奇数とされ、データのチエツクを行なって
いる。

そのため、第４図に示されているように、ＣＰＵ１にて
データがメモリ２（例えばＲＡＭ）に記憶される場合、
パリティ検査・割り込み発生回路３にてそのデータのビ
ット総数に応じた偶数または奇数のパリティビットが発
生之れ、このパリティビットがパリティ用ＲＡＭ４に記
憶される。そして、ＣＰＵＩにてデータ転送が行なわれ
ると、上記パリティ検査・割り込み発生回路３にてその
データのパリティチエツクが実行され、パリティチエラ
グで求められた値とパリティ用ＲＡＭ４から読み出され
た値とが比較され、不一致の場合にそのＣＰＵＩに対し
て割り込みが発生される。

［発明が解決しようとする課題］ ところで、上記パリティ回路（エラー検出回路）にあっ
ては、パリティ用ＲＡＭ４が必要であり、その分コスト
アップになっていた。

一方、最近の傾向としてメモリ２の大容量化が図られて
いるが、その反面小容量メモリの入手が次第に困難とな
っている。そこで、結果的に容量的に十分すぎるメモリ
２を余らせて用いることにもなり、メモリ２の有効な利
用が行なわれていなかった。

この発明は上記問題点に鑑みなされたものであり、その
目的はパリティチエツクをデータの各ビットについて行
なうことができ、しかもデータ用メモリの不使用領域を
用いて低コスト化できるようにしたエラー検出回路を提
供することにある。

［課題を解決するための手段］ 上記目的を達成するために、この発明は、メモリから読
み出されるデータのビット誤りを検査し、その結果ビッ
ト誤りが検出されたとき、ＣＰＵに対して割込みを発生
するエラー検出回路において、上記メモリは、上記デー
タが記憶される領域と同データが記憶される領域とに二
分され、このメモリの一方の領域から読み出されるデー
タを一時記憶するラッチ回路と、このラッチ回路に記憶
されたデータと上記メモリの他方領域から読み出される
データとを比較し、その結果データのビット誤りが検出
されたときに、上記ＣＰＵに対して割込みを発生する比
較回路とを備え、上記メモリに記憶される語単位データ
の各ビットについてエラーチェックを可能としたもので
ある。

［作　　用コ 上記構成としたので、上記二分されたメモリにはそれぞ
れ同じデータが記憶される。そして、そのメモリのデー
タを転送する場合には、メモリの一方の領域から読み出
したデータが上記ラッチ回路にラッチされ、さらに他方
領域からデータが読み出されると共に、そのラッチされ
たデータと各ビット毎に比較される。このようにして、
データの各ビットについて比較され、その結果一致して
いない場合には、エラー割り込み信号が上記ＣＰＵに対
して発生される。

［実　施　例］ 以下、この発明の実施例を図面に基づいて説明する。な
お、第１図中、第４図と同一部分には同一符号を付し、
重複説明を省略する。

第１図において、ＣＰＵＩのＲ／Ｗ信号はタイミングパ
ルス発生回路５に入力され、このタイミングパルス発生
回路５からはアドレスの最上位ビット信号と、書き込み
（ＷＥ）信号と、メモリ２に記憶されたデータのラッチ
パルスとが出力される。

その最上位ビット信号とアドレスバスのアドレス信号に
て指定され、ＷＥ倍信号て書き込みが行なわれるメモリ
２は記憶領域が半分に分けられ、それぞれに同じデータ
が書き込まれる。すなわち、メモリ２の記憶領域は、そ
の最上位ビットが「０」、「１」により半分に分けられ
、それぞれにデータが記憶される。また、ＣＰＵＩにて
デー夕転送が行なわれた場合、そのラッチパルスにてメ
モリ２の一方領域から読み出されたデータがラッチ回路
６に一時ラッチされ、このラッチされたデータとメモリ
２の他方領域から読み出されたデータが比較回路７にて
比較される。この比較結果、それらデータが不一致であ
る場合、その比較回路７からはエラー割り込み信号が出
力される。

次に上記構成のエラー検出回路の動作を第２図のデータ
書き込みサイクルおよび第３図のデータ読み出しサイク
ルのタイムチャー１〜に基づいて説明する。

まず、ＣＰＵＩにてメモリ２の書き込み制御が実行され
ると、そのアドレスバスにはそのメモリ２のアドレスが
順次出力され（同図（ｂ）参照）、そのメモリ２がチッ
プセレクト（σ茗）信号にてセレクトされる（同図（ｃ
）参照）。その間、データバスにはデータが出力され（
同図（ｄ）参照）、タイミングパルス発生回路５からは
そのメモリ２の最上位ビットのアドレスおよびＷＥ倍信
号出力される（同図（ｅ）、（ｆ）参照）。このとき、
上記最上位ビット信号は、最初のＷＥ倍信号Ａ）の出力
タイミング時にはＬレベルであり、次のＷ子信号（Ｂ）
の出力タイミング時にはＩ］レベルとなる。すなわち、
データバスのデータはその最上位ビットにてメモリ２の
それぞれの領域に記憶される。゛このように、メモリ２
を半分とし、それぞれの半領域に同じデータが書き込ま
れた後、ＣＰＵＩし；てデータ転送のため、メモリ２の
読み出しが実行されると、そのアドレスバスにはそのデ
ータを読み出すアドレスが出力されると共に（同図（ｂ
）参照）、そのメモリ２のチップセレクト（テコ）信号
が出力され（同図（ｃ）参照）、そのアドレスにて読み
出されたデータはデータバスに出力される（同図（ｄ）
参照）。このとき、タイミングパルス発生回路５からは
そのメモリ２の最上位ビットのアドレスが上記同様に出
力されるため（同図（ｅ）参照）、最上位ビットがＬレ
ベルのときとＨレベルのときではメモリ２のアドレスが
異なり、データバスには上記２つのＷＥ倍信号Ａ、Ｂ）
にて書き込まれた２つのデータが順に出力される。また
、タイミングパルス発生回路５からはラッチパルスが出
力され（同図（ｆ）参照）、上記最上位ピッ１〜信号は
、ラッチパルス出力タイミング時にはＬレベルであり、
それ以後にＨレベルとなる。すなわち、上記読み出しサ
イクルにて、最初にデータバスに出力されたデータはラ
ッチ回路６にラッチされ、続いてそのデータバスに出力
されたデータは比較回路７に入力されると共に、その比
較回路７にて上記ラッチ回路６にラッチされたデータと
比較される。この比較結果、一致しているときには、読
み出されたデータにはエラーがないもとと判断され、Ｃ
ＰＵＩにてデータ転送が実行される。しかし、上記比較
結果にて不一致となったときには、エラーが発生したも
の判断され、その比較回路７からはエラー割り込み信号
が出力され（同図（ｇ）の破線参照）、ＣＰＵＩの割り
込みルーチンでエラー処理が実行される。

［発明の効果］ 以上説明したように、この発明のエラー検出回路によれ
ば、データの書き込み、読み出しが行な一７＝ ねれるメモリを半分とし、それぞれの領域に同じデータ
を記憶し、データ転送等に際し、一方の領域からデータ
をラッチするラッチ回路と、このラッチしたデータと、
他方の領域からのデータと比較し、その結果不一致であ
るときに割り込み信号出力する比較回路とを設けたので
、データの各ビット全部についてチエツクを行なうこと
ができ、また従来のようなパリティ用ＲＡＭを必要とせ
ず、低コストで済ませられるという効果がある。さらに
、メモリの不使用領域を利用することができ、メモリを
有効に利用することにもなる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すエラー検出回路の概
略的ブロック図、第２図および第３図は上記エラー検出
回路の動作を説明するタイムチャート図、第４図は従来
のエラー検出回路の概略的ブロック図である。 図中、１はＣＰＵ、２ばメモリ（ＲＡＭ）、３はパリテ
ィ検査・割り込み発生回路、４はパリティ用ＲＡＭ、５
はタイミングパルス発生回路、６は一８＝ ラッチ回路、７は比較回路である。 特許出願人　株式会社富士通ゼネラル 代理人　弁理士　　大　原　　拓　也

Claims (1)

【特許請求の範囲】
1. （１）メモリから読み出されるデータのビット誤りを検
   査し、その結果ビット誤りが検出されたとき、ＣＰＵに
   対して割込みを発生するエラー検出回路において、 前記メモリは、前記データが記憶される領域と同データ
   が記憶される領域とに二分され、 このメモリの一方の領域から読み出されるデータを一時
   記憶するラッチ回路と、 このラッチ回路に記憶されたデータと前記メモリの他方
   領域から読み出されるデータとを比較し、その結果デー
   タのビット誤りが検出されたときに、前記ＣＰＵに対し
   て割込みを発生する比較回路とを備え、 前記メモリに記憶される語単位データの各ビットについ
   てエラーチェックを可能としたことを特徴とするエラー
   検出回路。