JPH01293436A - 加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は加算器に関し、特にノーマル動作およびリバ
ース動作が可能な加算器に関する。

［従来の技術］ 第５図は、通常の加算動作（ノーマル動作）およびビッ
トリバース加算動作（リバース動作）が可能な従来の加
算器の構成を示す回路図である。

第５図に示される加算器２０は、排他的論理和ゲート（
以下、ＥｘＯＲゲートという）２１，２２、インバータ
２Ｂ、２４，２５、ＯＲゲート２６、ＡＮＤゲート２７
、およびトランスファゲートＴ２１〜Ｔ２４を含む。ト
ランスファゲートＴ２１〜Ｔ２４はＮチャネルＭＯ３）
ランジスタからなる。入力端子ａには被加算信号である
入力信号Ａが与えられ、入力端子すには被加算信号であ
る入力信号Ｂが与えられる。制御端子ｑには制御信号Ｑ
が与えられ、キャリ端子ｃｉにはキャリ信号ＣＩが与え
られる。和出力端子Ｓからは加算結果である和出力信号
Ｓが出力される。キャリ伝播端子ｐからはキャリ伝播信
号（Ｃａｒｒｙ　　Ｐｒｏｐａｇａ　ｔ　ｅ）Ｐが出力
され、キャリ端子ＣＯからは桁上げを示すキャリ信号Ｃ
Ｏが出力される。

ＥｘＯＲゲート２１の一方の入力端子は入力端子ａに接
続され、他方の入力端子は入力端子すに接続されている
。また、キャリ端子ｃｉとキャリ端子ＣＯとの間には、
トランスファゲートＴ２１およびＴ２２が直列に接続さ
れ、かつ、トランスファゲートＴ２３およびＴ２４が直
列に接続されている。ＥｘＯＲゲート２１の出力はイン
バータ２３を介してＡＮＤゲート２７の一方の入力端子
に与えられる。ＡＮＤゲート２７の他方の入力端子には
制御端子ｑから制御信号Ｑが与えられる。

ＡＮＤゲート２７の出力はトランスファゲートＴ２３の
ゲートに与えられかつインバータ２４を介してトランス
ファゲートＴ２１のゲートに与えられる。また、ＥｘＯ
Ｒゲート２１の出力はＯＲゲート２６の一方の入力端子
に与えられる。ＯＲゲート２６の他方の入力端子には制
御端子ｑから制御信号Ｑが与えられる。ＯＲゲート２６
の出力はトランスファゲートＴ２２のゲートに与えられ
かつインバータ２５を介してトランスファゲートＴ２４
のゲートに与えられる。

また、ＥｘＯＲゲート２１の出力はＥｘＯＲゲート２２
の一方の入力端子およびキャリ伝播端子ｐに与えられる
。ＥｘＯＲゲート２２の他方の入力端子はトランスファ
ゲートＴ２１およびＴ２２間の接続点に接続されている
。ＥｘＯＲゲート２２の出力は和出力端子Ｓに与えられ
る。さらに、入力端子すはトランスファゲート７２３お
よび１２４間の接続点に接続されている。

次に、表１および表２を参照しながら第５図の加算器の
動作について説明する。

表１ 表２ 表１は、加算器２０のノーマル動作時の真理値表である
。ノーマル動作時には、キャリ端子ｃｉにキャリ信号Ｃ
Ｉが入力され、キャリ端子ＣＯがらキャリ信号ＣＯが出
力される。ノーマルモード時には制御信号ＱはｒＯＪ　
　（ｒＬＪレベル）に固定される。

表１に示すように、入力信号ＡおよびＢが共に「０」の
ときには、入力されるキャリ信号ＣＩに関係なく出力さ
れるキャリ信号ＣＯは「０」となる。すなわち、キャリ
信号ＣＯが“Ｋ１１ｌ“される。したがって、入力信号
ＡおよびＢが共に「０」のときには、入力信号Ａまたは
Ｂがキャリ信号ＣＯとして出力される。

入力信号ＡおよびＢが共にｒｌＪ　　（ｒＨＪレベル）
のときには、人力されるキャリ信号ＣＩに関係なく出力
されるキャリ信号ＣＯは「１」となる。

すなわち、キャリ信号ＣＯが’Ｇｅｎｅｒａｔｅ”され
る。したがって、入力信号ＡおよびＢが共に「１」のと
きは、入力信号ＡまたはＢがキャリ信号ＣＯとして出力
される。

入力信号ＡおよびＢの和が「１」のとき、すなわち入力
信号ＡおよびＢのいずれか一方が「１」でありかつ他方
が「０」であるときには、キャリ信号ＣＩが「１」なら
ばキャリ信号ＣＯも「１」となり、キャリ信号ＣＩが「
０」ならばキャリ信号ＣＯも「０」となる。すなわち、
キャリ信号ＣＩがそのまま“Ｐｒｏｐａｇａｔｅ”され
る。したがって、入力信号ＡおよびＢの和が「１」のと
きには、キャリ信号ＣＩがそのままキャリ信号ＣＯとし
て出力される。

第５図において、ノーマル動作時には制御端子ｑに与え
られる制御信号ＱはｒＬＪレベルであるので、ＡＮＤゲ
ート２７の出力はｒＬＪレベルとなり、トランスファゲ
ートＴ２１がオンしトランスファゲートＴ２３がオフす
る。入力信号ＡおよびＢが共に「０」のとき、ＥｘＯＲ
ゲート２１の出力はｒＬＪ　レベルとなる。したがって
、キャリ伝播信号Ｐは「０」となる。また、ＯＲゲート
２６の出力はｒＬＪレベルとなり、トランスファゲート
Ｔ２２がオフしトランスファゲートＴ２４がオンする。

その結果、入力信号ＢがトランスファゲートＴ２４を介
してキャリ端子Ｃｏからキャリ信号ＣＯとして出力され
る。したがって、キャリ信号ＣＯは「０」となる。この
とき、ＥｘＯＲゲート２２の一方の入力端子にはＥｘＯ
Ｒゲート２１からのｒＬＪレベルの出力が与えられ、他
方の入力端子にはトランスファゲートＴ２１を介してキ
ャリ信号ＣＩが与えられる。したがって、キャリ信号Ｃ
Ｉが「０」のときには和出力信号Ｓは「０」となり、キ
ャリ信号ＣＩが「１」のときには和出力信号Ｓは「１」
となる。

入力信号ＡおよびＢが共に「１」のときにも同様に、Ｅ
ｘＯＲゲート２１の出力はｒＬＪレベルとなる。したが
って、キャリ伝播信号Ｐも同様に「０」となり、また、
同様にトランスファゲートＴ２２がオフしトランスファ
ゲートＴ２４がオンする。その結果、入力信号Ｂがトラ
ンスファゲートＴ２４を介してキャリ端子ＣＯからキャ
リ信号ＣＯとして出力される。したがって、キャリ信号
ＣＯは「１」となる。このとき、ＥｘＯＲゲート２２の
一方の入力端子にはＥｘＯＲゲート２１からのｒＬＪレ
ベルの出力が与えられ、他方の入力端子にはトランスフ
ァゲートＴ２１を介してキャリ信号ＣＩが与えられる。

したがって、キャリ信号ＣＩがｒＯＪのときには和出力
信号Ｓは「０」となり、キャリ信号ＣＩが「１」のとき
には和出力信号Ｓは「１」となる。

人力信号ＡおよびＢのいずれか一方が「０」であり他方
が「１」のときには、Ｅ　ｘ　ＯＲゲート２１の出力は
ｒＨＪレベルとなる。したがって、キャリ伝播信号Ｐは
「１」となる。また、ＯＲゲート２６の出力がｒＨＪレ
ベルとなり、トランスファゲートＴ２２がオンしトラン
スファゲートＴ２４がオフする。すなわち、トランスフ
ァゲートＴ２１およびＴ２２がオンするので、キャリ端
子Ｃ１に人力されるキャリ信号ＣＩはそのままキャリ端
子ＣＯに伝播される。したがって、キャリ信号ＣＯはキ
ャリ信号ＣＩと同じになる。このとき、ＥｘＯＲゲート
２２の一方の入力端子にはＥｘＯＲゲート２１からのｒ
ＨＪレベルの出力が与えられ、他方の入力端子にはトラ
ンスファゲートＴ２１を介してキャリ信号ＣＩが与えら
れる。したがって、キャリ信号ＣＩがｒＯＪのときには
和出力信号Ｓは「１」となり、キャリ信号ＣＩが「１」
のときには和出力信号ＳはｒＯＪとなる。

表２は、加算器２０のリバース動作時の真理値表である
。リバース動作時には、キャリ端子ｃ。

にキャリ信号ＣＯが入力され、キャリ端子ｃｉｈ１らキ
ャリ信号ＣＩが出力される。また、リバース動作時には
、制御信号Ｑは「１」に固定される。

表２が表１と異なるのは、制御信号Ｑが「１」となって
いる点、およびキャリ信号ＣＩとキャリ信号ＣＯとが入
替わっている点である。

第５図において、リバース動作時には、制御端子ｑに与
えられる制御信号ＱはｒＨＪレベルであるので、ＯＲゲ
ート２６の出力はｒＨＪレベルとなり、トランスファゲ
ートＴ２２がオンしトランスファゲートＴ２４がオフす
る。入力信号ＡおよびＢが共に「０」のとき、ＥｘＯＲ
ゲート２１の出力はｒＬＪレベルとなる。したがって、
キャリ伝播信号Ｐは「０」となる。また、ＡＮＤゲート
２７の出力がｒＨＪ　レベルとなり、トランスファゲー
トＴ２１がオフしトランスファゲートＴ２Ｂがオンする
。その結果、入力信号ＢがトランスファゲートＴ２３を
介してキャリ端子ｃｉからキャリ信号ＣＩとして出力さ
れる。したがって、キャリ信号ＣＩは「Ｏ」となる。こ
のとき、ＥｘＯＲゲート２２の一方の入力端子にはＥｘ
ＯＲゲート２１からのｒＬＪレベルの出力が与えられ、
他方の入力端子にはトランスファゲートＴ２２を介して
キャリ信号ＣＯが与えられる。したがって、キャリ信号
ＣＯが「０」のときには和出力信号Ｓは「０」となり、
キャリ信号ＣＯが「１」のときには和出力信号Ｓは「１
」となる。

入力信号ＡおよびＢが共に「１」のときにも同様に、Ｅ
ｘＯＲゲート２１の出力はｒＬＪレベルとなる。したが
って、キャリ伝播信号ＰはｒＯＪとなる。また、ＡＮＤ
ゲート２７の出力がｒＨＪとなり、トランスファゲート
Ｔ２１がオフしトランスファゲートＴ２３がオンする。

その結果、人力信号ＢがトランスファゲートＴ２３を介
してキャリ端子ｃ１からキャリ信号ＣＩとして出力され
る。したがって、キャリ信号ＣＩは「１」となる。

このとき、ＥｘＯＲゲート２２の一方の入力端子にはＥ
ｘＯＲゲート２１からのｒＬＪレベルの出力が与えられ
、他方の入力端子にはトランスファゲートＴ２２を介し
てキャリ信号ＣＯが与えられる。したがって、キャリ信
号ＣＩが「０」のときには和出力信号Ｓは「０」となり
、キャリ信号ＣＩが「１」のときには和出力信号Ｓは「
１」となる。

入力信号ＡおよびＢのいずれか一方が「０」であり他方
が「１」であるときには、ＥｘＯＲゲート２１の出力は
ｒＨＪ　レベルとなる。したがって、キャリ伝播信号Ｐ
は「１」となる。また、ＡＮＤゲート２７の出力がｒＬ
Ｊレベルとなり、トランスファゲートＴ２１がオンしト
ランスファゲートＴ２３がオフする。すなわち、トラン
スファゲートＴ２２およびＴ２１がオンするので、キャ
リ端子ＣＯに人力されるキャリ信号ＣＯはそのままキャ
リ端子ｃｉに伝播される。したがって、キャリ信号ＣＩ
はキャリ信号ＣＯと同じになる。このとき、ＥｘＯＲゲ
ート２２の一方の入力端子にはＥｘＯＲゲート２１から
のｒＨＪレベルの出力が与えられ、他方の入力端子には
トランスファゲートＴ２２を介してキャリ信号ＣＯが与
えられる。したがって、キャリ信号ＣＯが「０」のとき
には和出力信号Ｓは「１」となり、キャリ信号ＣＯが「
１」のときには和出力信号Ｓは「０」となる。

このように、ノーマル動作においてもリバース動作にお
いても、入力信号ＡおよびＢが互いに異なるときには、
キャリ伝播信号Ｐが「１」となり、入力されたキャリ信
号は２段のトランスファゲートを介して一方のキャリ端
子から他方のキャリ端子に伝播されそのまま出力される
。

第６図は、第５図の加算器２０を用いて構成された４ビ
ツトのキャリ・ルック・アヘッド（Ｃａｒｒｙ　　Ｌｏ
ｏｋ　　Ａｈｅａｄ）方式の加算回路を示す図である。

第６図の加算回路は、４つの加算器２０．から構成され
ている。ここで、ｋは０〜３の整数である。１桁目の加
算器２０ｏのキャリ端子ｃｉはＮチャネルＭＯＳトラン
ジスタＮ３１を介して端子ｉに接続されている。各加算
器２０ｏ　、２０＋　。

２０２のキャリ端子ＣＯはそれぞれ次桁の加算器２０＋
　、２０２．２０ａのキャリ端子ｃｉに接続されている
。４桁目の加算器２０．のキャリ端子ｃｏはＮチャネル
ＭｏＳトランジスタＮ３２を介して端子０に接続されて
いる。各加算器２０、のキャリ伝播端子ｐはＮＡＮＤゲ
ート３１の入力端子に接続されている。ＮＡＮＤゲート
３１の出力はＡＮＤゲート３２の一方の入力端子および
ＡＮＤゲート３３の一方の入力端子に与えられる。制御
信号Ｑは各加算器２０にの制御端子ｑに与えられる。ま
た、制御信号Ｑは、ＡＮＤゲート３３の他方の入力端子
に与えられかつインバータ３４を介してＡＮＤゲート３
２の他方の入力端子に与えられる。ＡＮＤゲート３２の
出力はトランジスタＮ３１のゲートに与えられ、ＡＮＤ
ゲート３３の出力はトランジスタＮ３２のゲートに与え
られる。

さらに、端子ｉと端子０とはＮチャネルＭＯＳトランジ
スタＮ３３を介して接続され、そのトランジスタＮ３３
のゲートにはＮＡＮＤゲート３１の出力がインバータ３
５を介して与えられる。

各加算器２０．の入力端子ａ、　　ｂにはそれぞれ入力
信号Ａ　（ｋ）　、　　Ｂ　（ｋ）が与えられる。また
、各加算器２０　ｋの和出力端子Ｓからはそれぞれ和出
力信号Ｓ　（ｋ）が出力される。

各加算器２０．において、２つの入力信号Ａ（ｋ）およ
びＢ　（ｋ）が互いに異なる場合には、キャリ伝播端子
ｐから出力されるキャリ伝播信号Ｐは「１」となる。４
つの加算器２０、から出力されるキャリ伝播信号Ｐのう
ちいずれかが「０」であるときには、ＮＡＮＤゲート３
１の出力はｒＨＪレベルとなる。ノーマル動作時には、
制御信号ＱはｒＬＪレベルであるので、ＡＮＤゲート３
２の出力はｒＨＪレベルとなり、ＡＮＤゲート３３の出
力はｒＬＪレベルとなる。したがって、トランジスタＮ
３１がオンし、トランジスタＮ３２がオフする。この場
合、端子ｉに与えられるキャリ信号が１桁目の加算器２
０ｏのキャリ端子Ｃ１に入力され、各加算器２０．のキ
ャリ端子ｃ。

から出力されるキャリ信号が順次上位桁の加算器２０、
ヤ、のキャリ端子ｃｉに与えられる。

リバース動作時には、制御信号ＱがｒＨＪレベルである
ので、ＡＮＤゲート３２の出力はｒＬＪレベルとなり、
ＡＮＤゲート３３の出力は「Ｈ」レベルとなる。これに
より、トランジスタＮ３１がオフし、トランジスタＮ３
２がオンする。この場合、端子０に与えられるキャリ信
号が４桁目の加算器２０．のキャリ端子Ｃｏに入力され
、各加算器２０．のキャリ端子ｃｉから出力されるキャ
リ信号が順次下位桁の加算器２０に−＋のキャリ端子Ｃ
Ｏに与えられる。

一方、４つの加算器２０ｉから出力されるキャリ伝播信
号Ｐがすべて「１」であるときには、ＮＡＮＤゲート３
１の出力はｒＬＪレベルとなる。

これにより、ＡＮＤゲート３２および３３の出力はｒＬ
］レベルとなり、トランジスタＮ３１およびＮ３２はオ
フする。このとき、インバータ３５の出力はｒＨＪ　レ
ベルとなり、トランジスタＮ３３がオンする。これによ
り、端子ｉと端子０とが接続されることになる。したが
って、ノーマル動作時には、端子ｉに与えられるキャリ
信号がトランジスタＮ３３を介してそのまま端子０から
出力される。また、リバース動作時には、端子０に与え
られるキャリ信号がトランジスタＮ３３を介してそのま
ま端子ｉから出力される。すなわち、キャリ伝播信号Ｐ
がすべて「１」となるときには、キャリ信号は４つの加
算器２０．を飛越してそのまま出力されることになるの
で、高速化が図られる。

このような方式を、キャリ・ルック・アヘッド方式また
は桁上げ先見方式という。

［発明が解決しようとする課題］ 第５図の従来の加算器２０においては、キャリ信号がキ
ャリ端子ｃｉおよびＣＯ間の２段のトランスファゲート
を通らなければならないので、キャリ信号の伝播速度が
遅くなり演算速度が遅くなるという問題点があった。

この発明の目的は、キャリ信号が通過するトランスファ
ゲートを１段にすることにより高速動作が可能な加算器
を提供することである。

［３題を解決するための手段］ この発明に係る加算器は、第１の被加算信号を受ける第
１の入力端子、第２の被加算信号を受ける第２の入力端
子、加算結果を出力するための出力端子、キャリ信号を
受ける第１のキャリ入力端子、キャリ信号を受ける第２
のキャリ入力端子、第１のキャリ入力端子に対応して設
けられる第１のキャリ出力端子、第２のキャリ入力端子
に対一応して設けられる第２のキャリ出力端子、選択信
号を受ける選択端子、第１のゲート手段、第２のゲート
手段、選択手段、演算手段、およびキャリ制御手段を備
えたものである 第１のゲート手段は、第１のキャリ入力端子と第１のキ
ャリ出力端子との間に結合され、選択的に導通状態また
は非導通状態にされる。第２のゲート手段は、第２のキ
ャリ入力端子と第２のキャリ出力端子との間に結合され
、選択的に導通状態または非導通状態にされる。選択手
段は、選択端子に与えられる選択信号に応答して、第１
のキャリ入力端子または第２のキャリ入力端子を選択す
る。演算手段は、第１の被加算信号、第２の被加算信号
、および選択手段により選択されたキャリ入力端子に与
えられるキャリ信号を加算し、その加算結果を出力端子
に与える。

キャリ制御手段は、第１の被加算信号と第２の被加算信
号とが異なる場合に、第１および第２のゲート手段のう
ち、少なくとも選択手段により選択されたキャリ入力端
子に結合される全一ト手段を導通状態にし、第１の被加
算信号と第２の被加算信号とが同じ場合には、第１およ
び第２のキャリ出力端子のうち、少なくとも選択された
キャリ入力端子に対応するキャリ出力端子にその被加算
信号と同じ信号を与える。

［作用］ この発明に係る加算器によれば、ノーマル動作時には、
選択信号により第１のキャリ入力端子が選択される。第
１の被加算信号と第２の被加算信号とが異なる場合には
、第１のキャリ入力端子に与えられるキャリ信号が第１
のゲート手段を介して第１のキャリ出力端子から出力さ
れる。第１の被加算信号と第２の被加算信号とが同じ場
合には、第１の被加算信号または第２の被加算信号と同
じ信号が第１のキャリ出力端子から出力される。また、
第１の被加算信号、第２の被加算信号および第１のキャ
リ入力端子に与えられるキャリ信号が加算され、その加
算結果が出力端子から出力される。

一方、リバース動作時には、選択信号により第２のキャ
リ入力端子が選択される。第１の被加算信号と第２の被
加算信号とが異なる場合には、第２のキャリ入力端子に
与えられるキャリ信号が第２のゲート手段を介して第２
のキャリ出力端子から出力される。第１の被加算信号と
第２の被加算信号とが同じ場合には、第１の被加算信号
または第２の被加算信号と同じ信号が第２のキャリ出力
端子から出力される。また、第１の被加算信号、第２の
被加算信号および第２のキャリ入力端子に与えられるキ
ャリ信号が加算され、その加算結果が出力端子から出力
される。

このように、ノーマル動作時においてもリバース動作時
においても、キャリ信号は１段のゲート手段を通ること
になる。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図は、この発明の一実施例による加算器の構成を示
す回路図である。第１図に示される加算器１０は、Ｅｘ
ＯＲゲート１，２、インバータ３、マルチプレクサ４、
ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４、およびＰチ
ャネルＭＯ６Ｉ−ランジスタＰ１〜Ｐ４を含む。トラン
ジスタＮｌ、ＰＬ、トランジスタＮ２．Ｐ２、トランジ
スタＮ３．Ｐ３、トランジスタＮ４．Ｐ４がそれぞれト
ランスファゲートＴ１、トランスファゲートＴ２、トラ
ンスファゲートＴ３、トランスファゲートＴ４を構成し
ている。

入力端子ａには被加算信号である入力信号Ａが与えられ
、入力信号すには被加算信号である入力信号Ｂが与えら
れる。制御端子ｍには制御信号Ｍが与えられる。第１の
キャリ入力端子ｃｉｏにはキャリ信号Ｃ１０が与えられ
、第２のキャリ入力端子Ｃ１，にはキャリ信号ＣＩ、が
与えられる。

和出力端子Ｓから和出力信号Ｓが出力され、キャリ伝播
端子ｐからキャリ伝播信号Ｐが出力される。

第１のキャリ出力端子ＣＯ０からキャリ信号ＣＯ０が出
力され、第２のキャリ出力端子ＣＯｔからキャリ信号Ｃ
Ｏ０が出力される。

ＥｘＯＲゲート１の一方の入力端子は入力端子ａに接続
され、他方の入力端子は入力端子すに接続されている。

入力端子すは、トランスファゲートＴ１を介して第１の
キャリ出力端子ｃｏ、）に接続され、かつ、トランスフ
ァゲートＴ４を介して第２のキャリ出力端子ＣＯ，に接
続されている。

また、第１のキャリ入力端子ｃｉ０はトランスファゲー
トＴ２を介して第１のキャリ出力端子ｃ。

。に接続されている。第２のキャリ入力端子ｃｉ、はト
ランスファゲートＴ３を介して第２のキャリ出力端子Ｃ
ＯＩに接続されている。マルチプレクサ４の一方の入力
端子は第１のキャリ入力端子ｃｉｏに接続され、他方の
入力端子は第２のキャリ入力端子Ｃ１，に接続されてい
る。マルチプレクサ４の制御端子は制御端子ｍに接続さ
れている゛。

ＥｘＯＲゲート２の一方の入力端子はＥｘＯＲゲート１
の出力端子に接続され、他方の入力端子はマルチプレク
サ４の出力端子に接続されている。

ＥｘＯＲゲート２の出力端子は出力端子Ｓに接続されて
いる。一方、ＥｘＯＲゲート１の出力端子はキャリ伝播
端子ｐに接続されている。また、ＥｘＯＲゲート１の出
力端子は、トランジスタＰ１゜Ｎ２．Ｎ３．Ｐ４のゲー
トに接続され、かつ、インバータ３を介してトランジス
タＮｌ、　　Ｐ２．　　Ｐ３、Ｎ４のゲートに接続され
ている。

第１図に含まれるマルチプレクサ４の具体的な回路図を
第２図に示す。マルチプレクサ４は、ＮチャネルＭＯＳ
トランジスタＮ５とＰチャネルＭＯＳトランジスタＰ５
とからなるトランスファゲートＴ５、ＮチャネルＭＯＳ
トランジスタＮ６とＰチャネルＭＯＳトランジスタＰ６
とからなるトランスファゲートＴ６、およびインバータ
４１を含む。第１のキャリ入力端子ｃｉｏに接続される
第１の入力端子１０はトランスファゲートＴ５を介して
出力端子０に接続されている。第２のキャリ入力端子ｃ
ｉ＋に接続される第２の入力端子１１はトランスファゲ
ートＴ６を介して出力端子０に接続されている。制御信
号Ｍが与えられる制御端子ｍは、トランジスタＰ５およ
びＮ６のゲートに接続され、かつ、インバータ４１を介
してトランジスタＮ５およびＰ６のゲートに接続されて
いる。制御信号ＭがｒＬＪレベルのときには、トランス
ファゲートＴ５がオンし、第１の入力端子１゜に与えら
れるキャリ信号ＣＩｏがトランスファゲートＴ５を介し
て出力端子０に伝達される。制御信号ＭがｒＨＪレベル
のときには、トランスファゲートＴ６がオンし、第２の
入力端子ｃｉ、に与えられるキャリ信号Ｃ■１がトラン
スファゲートＴ６を介して出力端子０に伝達される。

次に、表３および表４を参照しながら第１図の表３ 表４ 表３は加算器１０のノーマル動作時の真理値表であり、
表４は加算器１０のリバース動作時の真理値表である。

ノーマル動作時には、制御信号Ｍは「０」に固定される
。また、ノーマル動作時には、第１のキャリ入力端子Ｃ
１ｏにキャリ信号ＣＩｏが入力され、第１のキャリ出力
端子ＣＯ（、からキャリ信号ＣＯｏが出力される。逆に
、リバース動作時には、制御信号Ｍは「１」に固定され
る。

また、リバース動作時には、第２のキャリ入力端子ｃｉ
１にキャリ信号ＣＩ、が入力され、第２のキャリ出力端
子ＣＯ，からキャリ信号ＣＯ４が出力される。

表３に示すように、入力信号ＡおよびＢが共に「０」の
ときは、入力されるキャリ信号ＣＩｏに関係なく、出力
されるキャリ信号ＣＯｏは「０」となる。したがって、
入力信号ＡまたはＢがキャリ信号ＣＯｏとして出力され
る。入力信号ＡおよびＢが共に「１」のときは、入力さ
れるキャリ信号ＣＩｏに関係なく、出力されるキャリ信
号ＣＯ８は「１」となる。したがって、入力信号Ａまた
はＢがキャリ信号ＣＯｏとして出力される。入力信号Ａ
およびＢの和が「１」のとき、すなわち入力信号Ａおよ
びＢのいずれか一方が「１」であり他方が「０」である
ときには、キャリ信号ＣＩ０が「１」ならばキャリ信号
ＣＯｏも「１」となり、キャリ信号ＣＩｏが「０」なら
ばキャリ信号ＣＯ８も「０」となる。したがって、キャ
リ信号ＣＩ。がキャリ信号ＣＯｏとしてそのまま出力さ
れる。

同様にリバース動作時には、表４に示すように、入力信
号ＡおよびＢが共に「０」のときは、入力信号Ａまたは
Ｂがキャリ信号ＣＯ５として出力される。入力信号Ａお
よびＢが共に「１」のときも、入力信号ＡまたはＢがキ
ャリ信号ＣＯ４として出力される。入力信号ＡおよびＢ
の和が「１」のときは、キャリ信号ＣＩ、がそのままキ
ャリ信号ＣＯ４として出力される。

第１図において、ノーマル動作時には、制御端子ｍに与
えられる制御信号ＭはｒＬＪレベルであるので、マルチ
プレクサ４は第１のキャリ入力端子ｃｉｏに与えられる
キャリ信号ＣＩｏを選択しＥｘＯＲゲート２に与える。

入力信号ＡおよびＢが共に「０」のとき、ＥｘＯＲゲー
ト１の出力はｒＬＪレベルとなる。したがって、キャリ
伝播信号ＰはｒＯＪとなる。また、トランスファゲート
Ｔ１およびＴ４がオンし、トランスファゲートＴ２およ
びＴ３がオフする。その結果、入力信号Ｂがトランスフ
ァゲートＴ１を介して第１のキャリ出力端子ｃｏＯから
出力されるとともに、トランスファゲートＴ４を介して
第２のキャリ出力端子ＣＯ，から出力される。したがっ
て、キャリ信号ＣＯｏは「０」となる。このとき、Ｅｘ
ＯＲゲート２の一方の入力端子にはＥｘＯＲゲート１か
らのｒＬＪレベルの出力が与えられ、他方の入力端子に
はマルチプレクサ４を介してキャリ信号ＣＩ。が与えら
れる。したがって、キャリ信号Ｃｌ。

が「０」のときには和出力信号Ｓは「０」となり、キャ
リ信号ＣＩｏが「１」のときには和出力信号Ｓは「１」
となる。

入力信号ＡおよびＢが共に「１」のときにも同様に、Ｅ
ｘＯＲゲート１の出力はｒＬＪレベルとなる。したがっ
て、キャリ伝播信号Ｐは「０」となる。また、同様に、
トランスファゲートＴ１およびＴ４がオンし、トランス
ファゲートＴ２およびＴ３がオフする。その結果、入力
信号ＢがトランスファゲートＴ１を介して第１のキャリ
出力端子Ｃｏｏから出力されるとともに、トランスファ
ゲートＴ４を介して第２のキャリ出力端子ＣＯＩから出
力される。したがって、キャリ信号ＣＯ８は「１」とな
る。このとき、ＥｘＯＲゲート２の一方の入力端子には
ＥｘＯＲゲート１からのｒＬＪレベルの出力が与えられ
、他方の入力端子にはマルチプレクサ４を介してキャリ
信号ＣＩｏが与えられる。したがって、キャリ信号ＣＩ
ｏが「０」のときには和出力信号Ｓは「０」となり、キ
ャリ信号ＣＩｏが「１」のときには和出力信号Ｓは「１
」となる。

入力信号ＡおよびＢのいずれか一方が「０」であり他方
が「１」であるときには、ＥｘＯＲゲート１の出力はｒ
ＨＪレベルとなる。したがって、キャリ伝播信号Ｐは「
１」となる。また、トランスフアゲートＴ２およびＴ３
がオンし、トランスファゲートＴ１およびＴ４がオフす
る。その結果、第１のキャリ入力端子ｃｉｏに与えられ
るキャリ信号Ｃ１ｏはトランスファゲートＴ２を介して
第１のキャリ出力端子ｃｏＯに伝達され、キャリ信号Ｃ
Ｏｏとして出力される。このとき、ＥｘＯＲゲート２の
一方の入力端子にはＥｘＯＲゲート１からの「Ｈ」レベ
ルの出力が与えられ、他方の入力端子にはマルチプレク
サ４を介してキャリ信号ＣＩ。が与えられる。したがっ
て、キャリ信号ＣＩ０が「０」のときには和出力信号Ｓ
は「１」となり、キャリ信号ＣＩ。が「１」のときには
和出力信号Ｓは「０」となる。

リバース動作時には、制御端子ｍに与えられる制御信号
ＭはｒＨＪレベルであるので、マルチプレクサ４は第２
のキャリ入力端子ｃｉＩに与えられるキャリ信号ＣＩ、
を選択してＥｘＯＲゲート２に与える。入力信号Ａおよ
びＢが共に「０」のときには、ノーマル動作時と同様に
、キャリ伝播信号Ｐが「０」となり、また、トランスフ
ァゲートＴ１およびＴ４がオンしトランスファゲートＴ
２およびＴ３がオフする。その結果、入力信号Ｂがトラ
ンスファゲートＴ４を介して第２のキャリ出力端子ｃｏ
、からキャリ信号ＣＯ４として出力される。したがって
、キャリ信号ＣＯ１は「０」となる。このとき、ＥｘＯ
Ｒゲート２の一方の入力端子にはＥｘＯＲゲート１から
のｒＬＪレベルの出力が与えられ、他方の入力端子には
マルチプレクサ４を介してキャリ信号ＣＩ、が与えられ
る。

したがって、キャリ信号ＣＩ、がｒＯＪのときには和出
力信号Ｓは「０」となり、キャリ信号Ｃ１１が「１」の
ときには和出力信号Ｓは「１」となる。

入力信号ＡおよびＢが共に「１」のときにも同様に、キ
ャリ伝播信号Ｐは「０」となり、また、トランスファゲ
ートＴ１およびＴ４がオンしトランスファゲートＴ２お
よびＴ３がオフする。その結果、入力信号Ｂがトランス
ファゲートＴ４を介して第２のキャリ出力端子ＣＯ，か
らキャリ信号ＣＯ４として出力される。したがって、キ
ャリ信号ＣＯ４は「１」となる。このとき、キャリ信号
ＣＩ、が「０」のときには和出力信号Ｓは「０」となり
、キャリ信号ＣＩ、が「１」のときには和出力信号Ｓは
「１」となる。

入力信号ＡおよびＢのいずれか一方がｒＯＪであり他方
が「１」であるときには、ノーマル動作時と同様に、キ
ャリ伝播信号Ｐは「１」となり、また、トランスファゲ
ートＴ２およびＴ３がオンしトランスファゲートＴ１お
よびＴ４がオフする。

その結果、第２のキャリ入力端子ｃｉ、に与えられるキ
ャリ信号ＣＩ、がトランスファゲートＴ３を介して第２
のキャリ出力端子Ｃｏ、に伝達され、キャリ信号ＣＯ２
として出力される。このとき、キャリ信号ＣＩ、が「０
」のときには和出力信号Ｓは「１」となり、キャリ信号
ＣＩ、が「１」のときには和出力信号Ｓは「０」となる
。

このように、ノーマル動作時には、第１のキャリ入力端
子ｃｉｏに与えられるキャリ信号ＣＩ。

が１段のトランスファゲートを介して第１のキャリ出力
端子ＣＯＱに伝達され、キャリ信号ＣＯ８として出力さ
れる。また、リバース動作時には、第２のキャリ入力端
子Ｃ１，に与えられるキャリ信号ＣＩ、が１段のトラン
スファゲートを介して第２のキャリ出力端子ＣＯＩに伝
達され、キャリ信号ＣＯ４として出力される。したがっ
て、キャリ信号の伝播速度が高速化され、演算速度の高
速化が図られる。

第３図は、第１図の加算器を用いて構成された４ビツト
のキャリ・ルック・アヘッド方式の加算回路を示す図で
ある。

第３図の加算回路は、４つの加算器１０ｋから構成され
る。ここでｋは０〜３の整数である。１桁目の加算器１
００の第１のキャリ入力端子ｃｉ。は接地されていると
ともにインバータ９を介してマルチプレクサ５ｂの第２
の入力端子Ｘ、に接続されている。各加算器１０ｏ　、
１０＋　、１０２の第１のキャリ出力端子ＣＯＱは次桁
の加算器１Ｏ＋、１Ｏ□、１０．の第１のキャリ入力端
子Ｃ１０に接続されている。４桁目の加算器１０．の第
１のキャリ出力端子ＣＯｏはインバータ８を介してマル
チプレクサ５ｂの第１の入力端子Ｘ。に接続されている
。一方、４桁目の加算器１０．の第２のキャリ入力端子
Ｃ１１は接地されているとともにインバータ７を介して
マルチプレクサ５ａの第２の入力端子Ｘ、に接続されて
いる。各加算器１０３，１０２，１０１の第２のキャリ
出力端子ＣＯ，はそれぞれ下位の桁の加算器１０□、１
０１．１００の第２のキャリ入力端子Ｃ１，に接続され
ている。１桁目の加算器１０゜の第２のキャリ出力端子
ＣＯＩはインバータ６を介してマルチプレクサ５ａの第
１の入力端子ｘ０に接続されている。各加算器１０．の
キャリ伝播端子ｐはＮＡＮＤゲート１２の入力端子に接
続されている。

ＮＡＮＤゲート１２の出力はマルチプレクサ５ａおよび
５ｂの制御端子τに与えられるとともにインバータ１１
を介してマルチプレクサ５ａおよび５ｂの制御端子Ｃに
与えられる。

各加算器１０．の入力端子ａ、ｂにはそれぞれ入力信号
Ａ　（ｋ）　、　　Ｂ　（ｋ）が与えられる。また、各
加算器１０にの制御端子ｍには制御信号Ｍが与えられる
。各加算器１０．の和出力端子Ｓからはそれぞれ和出力
信号Ｓ　（ｋ）が出力される。各加算器１０．のキャリ
伝播端子ｐからはそれぞれキャリ伝播信号Ｐが出力され
る。

第３図に含まれるマルチプレクサ５ａおよび５ｂの具体
的な回路構成を第４図に示す。このマルチプレクサは、
ＮチャネルＭＯＳトランジスタＮ７とＰチャネルＭＯ９
）ランジスタＰ７とからなるトランスファゲートＴ７お
よびＮチャネルＭＯＳトランジスタＮ８とＰチャネルＭ
ＯＳトランジスタＰ８とからなるトランスファゲートＴ
８を含む。第１の入力端子Ｘ０はトランスファゲートＴ
７を介して出力端子ｙに接続されている。第２の入力端
子Ｘ、はトランスファゲートＴ８を介して出力端子ｙに
接続されている。制御端子ＣはトランスファゲートＰ７
およびＮ８のゲートに接続されている。制御端子τはト
ランジスタＮ７およびＰ８のゲートに接続されている。

制御端子Ｃに与えられる信号がｒＬＪレベルでありかつ
制御端子丁に与えられる信号がｒＨＪレベルであるとき
には、トランスファゲートＴ７がオンし、第１の入力端
子Ｘ。に与えられる信号がトランスファゲートＴ７を介
して出力端子ｙに伝達される。制御端子Ｃに与えられる
信号がｒＨＪレベルでありかつ制御端子τに与えられる
信号がｒＬＪレベルであるときには、トランスファゲー
トＴ８がオンし、第２の入力端子Ｘ、に与えられる信号
がトランスファゲートＴ８を介して出力端子ｙに伝達さ
れる。

次に、第３図の加算回路の動作について説明する。各加
算器１０ｋにおいて、２つの入力信号Ａ（ｋ）およびＢ
　（ｋ）が互いに異なる場合にはキャリ伝播信号Ｐは「
１」となる。４つの加算器１０、から出力されるキャリ
伝播信号Ｐのうちいずれかが「０」であるときには、Ｎ
ＡＮＤゲート１２の出力はｒＨＪレベルとなる。これに
より、マルチプレクサ５ａおよび５ｂは、第１の入力端
子ｘ０に与えられる信号を出力端子ｙから導出する。

したがって、マルチプレクサ５ｂは、４桁目の加算器１
０．の第１のキャリ出力端子Ｃｏｏから出力される信号
の反転信号を出力する。また、マルチプレクサ５ａは、
１桁目の加算器１００の第２のキャリ出力端子ＣＯ，か
ら出力される信号の反転信号を出力する。

ノーマル動作時には、１桁目の加算器１０゜の第１のキ
ャリ出力端子ＣＯＱからキャリ信号が出力され、２桁目
の加算器１０１の第１のキャリ入力端子ｃｉｏに与えら
れる。各加算器１０．の第１のキャリ出力端子ｃｏ（、
から出力されるキャリ信号は順次上位桁の加算器１０．
ヤ１の第１のキャリ入力端子ｃｉａに与えられる。４桁
目の加算器１０３の第１のキャリ出力端子ｃｏＯから出
力されるキャリ信号は、インバータ８およびマルチプレ
クサ５ｂを介して出力される。リバース動作時には、４
桁目の加算器１０．の第２のキャリ出力端子ＣＯ，から
キャリ信号が出力され、３桁目の加算器１０２の第２の
キャリ入力端子ｃｉ、に与えられる。各加算器１０にの
第２のキャリ出力端子ｃｏ、から出力されるキャリ信号
は順次下位桁の加算器Ｌｏｔ−＋の第２のキャリ入力端
子Ｃ１１に与えられる。１桁目の第２のキャリ出力端子
Ｃ０、から出力されるキャリ信号はインバータ６および
マルチプレクサ５ａを介して出力される。

一方、４つの加算器１０ｋから出力されるキャリ伝播信
号Ｐがすべて「１」であるときには、ＮＡＮＤゲート１
２の出力はｒＬＪレベルとなる。

これにより、マルチプレクサ５ａおよび５ｂは、第２の
入力端子Ｘ、に与えられる信号を出力端子ｙから導出す
る。したがって、マルチプレクサ５ｂは、１桁目の加算
器１０゜の第１のキャリ入力端子Ｃ１ｏに与えられる信
号の反転信号をそのまま出力する。また、マルチプレク
サ５ａは、４桁目の加算器１０．の第２のキャリ入力端
子ａｔ。

に与えられる信号の反転信号をそのまま出力する。

したがって、ノーマル動作時においても、リバース動作
時においても、キャリ伝播信号Ｐがすべて「１」のとき
には、キャリ信号は４つの加算器１０ｋを飛越してその
まま出力され、したがって、キャリ信号の伝播速度が高
速化される。

このように、第１図の実施例の加算器を用いてキャリ・
ルック・アヘッド方式の加算回路を構成した場合にも、
各加算器においてキャリ信号は１段のトランスファゲー
トしか通らないことになるので、キャリ信号の伝播速度
が高速化され、演算速度の高速化が図られる。

なお、第１図の実施例においては、トランスファゲート
をＣＭＯＳトランスミッションゲートとインバータとに
より構成したが、ＮチャネルＭＯＳトランジスタよりな
るトランスファゲートその他のゲートを用いてもよい。

しかしながら、第１図の実施例のように構成した方が、
素子数が少なくなり、動作速度も速くなると思われる。

［発明の効果コ 以上のようにこの発明によれば、通常動作時とリバース
動作時に対応してキャリ信号の経路をそれぞれ設け、各
経路に１段のゲート手段を設けたので、より少ない素子
数で高速動作が可能なビットリバース機能付加算器を得
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による加算器の構成を示す
回路図である。第２図は第１図の加算器に含まれるマル
チプレクサの構成を示す回路図である。第３図は第１図
の加算器を用いて構成した４ビツトのキャリ・ルック・
アヘッド方式の加算回路を示す図である。第４図は第３
図の加算回路に含まれるマルチプレクサの構成を示す回
路図である。第５図は従来の加算器の構成を示す回路図
である。第６図は第５図の加算器を用いて構成した４ビ
ツトのキャリ・ルック中アヘッド方式の加算回路を示す
図である。 図において、１，２はＥｘＯＲゲート、３はインバータ
、４はマルチプレクサ、Ｔ１〜Ｔ４はトランスファゲー
ト、ａ、ｂは入力端子、ｍは制御端子、Ｃ１ｏは第１の
キャリ入力端子、Ｃ１，は第２のキャリ入力端子、Ｓは
和出力端子、ｐはキャリ伝播端子、ＣＯＱは第１のキャ
リ出力端子、ＣＯ，は第２のキャリ出力端子である。 なお、各図中、同一符号は同一または相当部分を示す。 ８１図 ４、：マ；し千）”レクブ 築２図 渠３図 Ｓ八 吊４図 、。 萬５図

Claims (1)

1. 【特許請求の範囲】 第１の被加算信号を受ける第１の入力端子、第２の被加
   算信号を受ける第２の入力端子、加算結果を出力するた
   めの出力端子、 キャリ信号を受ける第１のキャリ入力端子、キャリ信号
   を受ける第２のキャリ入力端子、前記第１のキャリ入力
   端子に対応して設けられる第１のキャリ出力端子、 前記第２のキャリ入力端子に対応して設けられる第２の
   キャリ出力端子、 選択信号を受ける選択端子、 前記第１のキャリ入力端子と前記第１のキャリ出力端子
   との間に結合され、選択的に導通状態または非導通状態
   にされる第１のゲート手段、前記第２のキャリ入力端子
   と前記第２のキャリ出力端子との間に結合され、選択的
   に導通状態または非導通状態にされる第２のゲート手段
   、前記選択端子に与えられる選択信号に応答して、前記
   第１のキャリ入力端子または前記第２のキャリ入力端子
   を選択する選択手段、 前記第１の被加算信号、前記第２の被加算信号、および
   前記選択手段により選択されたキャリ入力端子に与えら
   れるキャリ信号を加算し、その加算結果を前記出力端子
   に与える演算手段、および前記第１の被加算信号と前記
   第２の被加算信号とが異なる場合に、前記第１および第
   ２のゲート手段のうち、少なくとも前記選択手段により
   選択されたキャリ入力端子に結合されるゲート手段を導
   通状態にし、前記第１の被加算信号と前記第２の被加算
   信号とが同じ場合には、前記第１および第２のキャリ出
   力端子のうち、少なくとも前記選択されたキャリ入力端
   子に対応するキャリ出力端子にその被加算信号と同じ信
   号を与えるキャリ制御手段を備えた、加算器。