JPH01293556A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関するものであり、特に、半導
体チップをモジュール化してモジュール基板に複数個搭
載して構成した半導体装置に関するものである。

更に本発明はテープキャリアの重ね実装技術に関する。

〔従来の技術〕

搭載基板（モジ為−ル基板）に、半導体チップを封止し
たパッケージを複数個搭載することにより換成した実装
密度の高い半導体装置が、日経マグロクヒル社発行、日
経エレクトロニクス別冊、−２「ｉイク四デバイセズＪ
ｐ１５０に示されている。

半導体素子の組込技術の一つに、テープキャリア方式が
ある。この方式は、フィルムキャリアあるいはＴ　Ａ　
Ｂ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ
　）方式などとも称されている。この方式は、長尺のス
ズロケットホール（／＜−７ル−シッンホール）付きの
樹脂製テープに半導体素子を連続的に組込んでいく方法
で、当該テープキャリアは半導体素子（チップ）の電極
配置に合せたリードパターンが、スプロケットホールと
デバイスホールを持つ樹脂フィルム上く形成されたもの
で、例えば、接着剤付きポリイミドフィルムを適宜幅に
スリットし、それに送り用のスプロケットホールとチッ
プを組込みするためのデバイスホールとをパンチングし
、銅箔をラミネートシ、ホトレジスト技術、エツチング
技術を用いて所望のリードパターンを形成する工程を経
て製せられる。

なお、当該テープキャリアについて述べた文献の例とし
ては、マツフグロラーヒルブックカンパニージャパン（
Ｍｅ　Ｇｒａｗ−Ｈｌｌｌ　Ｂｏｏｋ　Ｃｏｍｐａｎｙ
Ｊａｐａｎ　）社刊１９８３年コピーライトｌ”ＶＬＳ
ＩＴＥＣＨＮＯＬＯＧＹＪ　ｐ　５５８があげられる。

〔発明が解決しようとする課題〕

本発明者達は、前記半導体装置を検討した結果、次の問
題点を見出した。

前記パッケージは、それ自体の大きさを縮小することが
困難であるため、モジ為−ル基板上の半導体チップの実
装密度を高めることが島しい。

しかるに、従来のテープキャリアに合っては、１品種ル
イアウトとなりており、同じリードパターンを持ってい
るために同品株のテープキャリアを重ねて実装用基板に
実装することができない。

そのため、高密度に実装しようとしたら、実装用基板上
に同品種のテープキャリアと並べて配設することが必要
となり、プリント配線基板などの実装用基板表面の層重
を複雑化させ、断線なども生じ易くなり、その信頼性を
低下させることになる。

本発明の目的は、半導体装置の実装密度を高めることに
ある。

本発明の他の目的は面実装に適した高密度メモリ・デバ
イスを提供することにある。

本発明、の他の目的は高密度実装が可能なメモリ・デバ
イスを提供することにある。

本発明の他の目的はＴＡＢ（テープ・オートメイテッド
−ボンディング）技術とのマツチングの良い高密度面実
装技術を提供することにある。

本発明の他の目的はＴＡＢ技術を活用できる高密度実装
法を提供することにある。

本発明の他の目的は組立の簡素化・省力化が可能なメモ
リ・デバイスの組立法を提供することにある。

本発明の他の目的は、多数のメそり・チップをコンパク
トに実装できるメモリ・モジュールを提供することにあ
る。

本発明の他の目的は半田り７０−時に半田付性の良好な
多重テップ・リード複合体を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細嘗の記述及び添付図面によって明らかになるであろ
う。

〔課題を清快するための手段〕

本願において開示される発明のうち、代表的なものの第
１の概要を簡単に説明すれば、下記のとおりである。

すなわち、半導体チップのバンク電極をリードく接続し
、概リードを有する半導体チップを複数個、モジ為−ル
基板の配線に接続して半導体装置をｅｔ成する。

更に本願において開示される発明のうち代表的なものの
第２の概要を簡単に説明すれば、下記のとおりである。

本発明では、同−撫の複数のテープキャリアにおいて、
各テープキャリアの各リードパターンの一部を変更した
ものを用意する。この変更は、例えばチップセレクト信
号のリードのみとする。そして、このよ５にリードパタ
ーンの一部が変更されたテープ牟ヤリアを実装用基板に
重ね実装する。

更にその他の発明の概要は下記の如くである。

半導体集積回路メモリ装置は、以下の構成よりなる。、
： （ａ）　　ほぼ正方形又は長方形の板状のＩＩｌ及び第
２のＳＲＡＭ半導体チップは、それぞれ第１及び第２の
主面をもち、このＩｌｌの主面にそれぞれＳＲＡＭ集積
回路の主要部が形成されている；（ｂ）　　上記それぞ
れのチップの上記第１の主面の一対の対向する辺の近傍
に設けられた多数の電極パッドと； （ｃ）　　上記それぞれのチップの上記第１の主面の上
記一対の辺の近傍のいずれかに設けられた、それぞれの
チップ・セレクト電極パッドと；（ｄ）　　上記それぞ
れのチップの上記多数のパッドとその内端が接続された
メタル・シートからなる多数のリードと； （ｅ）　　上記それぞれのチップの上記チップ・セレク
ト・パッドとそり内端が接続されたメタル・シートから
なる第１及び第２のリードと； （ｆ）　　上記第１のチップの第２の主面とそれにほぼ
平行に近接する上記第２のチップの第１の主面間に設け
られた絶縁部材と； （ｇ）　　上記それぞれの多数のリードの同一の機能を
有するパッドに対応する外端部及びその近傍同志がその
延在方向が一致するように１畳接続された重量接続部と
。

更にその他の発明の概要は以下の如くである。

キャリア・テープの中央にそフて多数設けられた半導体
チップ搭載用開口部に、それぞれメモリ・チップをバン
ク電極を介して接続する半導体集積回路の組立方法にお
いて、 上記組立方法は以下の工程よりなる。：（ａ）　　第１
．第２のキャリア・テープに同一又はほぼ同一のパター
ンを有するメモリ・テップをそれぞれバンプ電極を介し
てギャング・ボンディングする工程： ここで、上記第１．第２のキャリア・テープは、それぞ
れの第１主面及びチップ搭載用開口部内にメタル・シー
トよりなる多数のリードを有し、上記第１及び第２のテ
ープのリードパターンは、それぞれのチップ・セレクト
端子又はそれと等価な端子と接続されるべきリード以外
のパターンはほぼ同一又は同一のパターンを有する、；
（ｂ）　　上記第１及び第２のキャリア・テープの各上
記開口部に同一又はほぼ同一のパターンを有するメモリ
・チップをそれぞれバンプ電極を介してキャンプ・ボン
ディングする工程； （ｅ）　　上記第１及び第２のテープを一致するパター
ンが重なるように重畳して、重畳して延在する上記各開
口部のリードを圧着し、上記複数のメモリ・チップと多
数のリードからなる多重テップ・リード複合体を形成す
る工程； （ｄ）　　上記各テープより上記複合体を分離する工程
。

更に本願発明は、ＴＡＢ（テープ・オートメイテッド拳
ボンディング）によりメ毫リーチツブを多重に張合せて
チップとリードによって５ＯＰ（スモール・アクト２イ
ン・パッケージ）様の多重メモリ・テップ・リード複合
体を形成して、高密度のメモリ・モジュールを面実装技
術により実現可能とするものである。

〔作　用〕

上述した第１の手段によれは、半導体チップがパッケー
ジで封止されていないので、モジュール基板上の半導体
チップの実装密度を高めることができる。

上記第２の手段によれば、上記のように、重ね実装しよ
うとするテープキャリアの各リードパターンの一部は重
ね実装可能なように変更されているので、テープキャリ
アの重ね実装が可能で、そのため高密度実装が可能で、
配線も簡略化され、信頼性も向上させることができる。

〔実施例〕

（１）実施例・１ 本願において、同一の機能を有するものは、別途の記載
がないかぎり、下２ケタを同一の数字表示で示し、でき
るかぎり重複説明を省略する。

以下、本発明の実施例・１の工を図面を用いて説明する
。

第１図は、本発明の実施例・１のＩの半導体装置の概略
構成を示した平面図、 第２因は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図で
ある。

第１図乃至第３図において、ｌは積層セラミックによっ
てセラミックｌと配線層とを複数層積層して構成したモ
ジュール基板であり、この表面及び裏面のそれぞれに８
個の半導体チップ４Ａ、４Ｂｐ　４Ｃ，４Ｄを搭載して
いる。半導体チップ４Ａ、４Ｂ、４Ｃ，４Ｄは、例えば
、スタティクＲＡＭが構成されたものであり、またセラ
ミックや樹脂等からなるパッケージによって封止されて
おらず、半導体素子や配線が施されている方の面をレジ
ン７でモールドした構造となりている。

半導体チップ４Ａ、４Ｂ、４Ｃ，４ＤのそれぞれＫは、
半田や金等からなるバンプ電極６が設けられており、こ
のバング電極６にＴ　Ａ　Ｂ　（Ｔａｐｅ　Ａｕｔａｎ
ｍｔ＠ｄ　Ｂｏｎｄｉｎｇ　）でリード５Ａ、　　５Ｂ
、　　５Ｃ，５Ｄがそれぞれ接続している。半導体チッ
プ４Ａは、ソレソレノリード５Ａを半導体チップ４Ｂの
リード５Ｂに例えば半田で接続することにより、半導体
チップ４Ｂの上に積層されている。つまり、例えば、半
導体チップ４Ａにアドレス信号を入力するためのリード
５Ａは、半導体チップ４Ｂにアドレス信号を入力するた
めのリード５Ｂに接続している。同様に、半導体チップ
４Ａのデータの入出力を行うためのリード５Ａは、半導
体チップ４Ｂのデータの入出力を行うためのリード５Ｂ
に接続している。すなわち、それぞれのり−ド５Ａとリ
ード５Ｂにおいて、同一機能を有するもの同志を、例え
ば半田で接続している。それぞれのリード５Ｂは、モジ
ュール基板１内の配線（図示していない）を通してデコ
ーダ３及びリード２に接続している。ただし、半導体チ
ップ４Ａにチップセレクト信号を入力するためのり−ド
５Ａ、は、半導体テップ４Ｂにチップセレクト信号を入
力するためのリード５Ｂ、　　と接続することなく、デ
コーダ３のリード３Ａに接続している。また、リード５
Ｂ１は、前記リード５Ａ、が接続しているり−ド３Ａと
異るリード３Ａに接続している。デコーダ３によりて８
個の半導体チップ４Ａ、４Ｂの中から１つの半導体チッ
プ４Ａ又は４Ｂを選択するようにしている。

半導体チップ４Ｄのそれぞれのリード５Ｄを半導体チッ
プ４Ｃのリード５Ｃに、例えば半田で接続することによ
り、半導体チップ４Ｃの上に半導体チップ４Ｄを搭載し
ている。それぞれのリード５Ｃは、モジュール基板１内
の配線を通してデコーダ３又はリード２に接続している
。ただし、半導体テップ４Ｄのチップセレクト信号を入
力するためのリード５Ｄ、は１半尋体チップ４Ｃのチッ
プセレクト信号を入力するためのリード５ＣＩと接続せ
ずに、直接デーコダ３のリード３Ａに接続している。ま
た、リード５Ｃ１は、デコーダ３の前記リード５Ｄ、が
接続しているリード３Ａと異るリード３Ａに接続してい
る。デコーダ３によりて８個の半導体チップ４Ｃ，４Ｄ
の中から１個の半導体チップ４Ｃ又は４Ｄを選択する。

半導体チップ４Ａ、４Ｂ、４Ｃ，４Ｄのそれぞれの主面
、すなわち半導体素子や配線が施されている面は、シリ
コーンゴム７又はレジン７でモールドしている。

以上、説明したように、パッケージで封止せずに、ＴＡ
Ｂでリード５Ａ、５Ｂ、５Ｃ，５Ｄが接接された半導体
チップ４Ａ、４Ｂ、４Ｃ，４Ｄをそれぞれモジュール基
板１に搭載して半導体装置を構成していることにより、
１個の半導体チップ４Ａ、４Ｂ、４Ｃ，４Ｄがモジュー
ル基板１上に占める面積を小さくできるので、モジュー
ル基板１に多くの半導体チップ４Ａ、　　４Ｂ、　　４
Ｃ，４Ｄを搭載できる。すなわち、半導体装置の実装密
度を高くすることができる。

また、半導体チップ４Ｂの上に半導体チップ４Ａを積層
し、また半導体チップ４Ｃの上に半導体チップ４Ｄを積
層していることにより、モジ、−ル基板１を大きくする
ことなく、多くの半導体チップ４Ａ、４Ｂ、４Ｃ，４Ｄ
を搭載することができる。

次に、実施例・１の工の変形例を説明する。

第４図は、実施例・１のＩの変形例を説明するためのモ
ジュール基板１の一部の斜視図である。

第４図に示すように、半導体チップ４Ａの上にさらに半
導体チップ４Ｂを搭載するようにしてもよい、５ｇは半
導体テップ４Ｅのリードであり、リード５Ａに接続して
いる。ただし、半導体チップ４Ｅにチップセレクト信号
を入力するためのリード５Ｅ、は、リード５Ａ、、５Ｂ
、　　と接続せずに、デコーダ３のリード５Ａ、、５Ｂ
、が接続しているリード３Ａと異るリード３人に接続し
ている。モジュール基板１の裏面は示していないが、裏
面においても同様に、半導体チップ４Ｄの上にさらに半
導体チップを搭載して、３個を積層した構造とする。

第５図は、本発明の実施例・１の■の半導体装置の正面
図である。

第５図において、モジュール基板１０表面の１人は接続
端子であり、ＩＢは裏面の接続端子である。この実施例
では、モジュール基板１の表面に半導体チップ４Ｂ、４
Ａ、４Ｅの３個を１組とし、これを４組配置している。

裏面も同様に、半導体チップ４Ｃ，４Ｄ、４Ｆの３個を
１組みとし、これを４組配置している。

実施例■は、半導体チップ４Ｂ、　　４Ａ、　４Ｅ。

４Ｃ，４Ｄ、４Ｆのそれぞれの主面、すなわち半導体素
子や配縁が施され、レジン７で模れている面をモジュー
ル基板１に向けることによりて、リード５Ａ、５Ｂ、　
　５Ｂ、５Ｃ，５Ｄ、５Ｆの長さを短くしている。

第６因は、本発明の実施例・１の■の半導体装置の側面
図、 第７図は、前記半導体装置の正面図である。

本発明の実施例■は、モジュール基板１の表面に搭載さ
れる半導体チップ４Ａは、その裏面をモジュール基板１
の方へ向け、モジュール基板ｌの裏面に搭載されている
半導体チップ４Ｃは、それの主面をモジュール基板ｌの
方へ向けたものである。このようにすることにより、半
導体装置を半導体チップ４Ｂの方から見たとき、半導体
チップ４Ｂのリード５Ｂと、半導体チップ４Ｃのリード
５Ｃとで同一機能のものが重なるようにしている。

それぞれの重なった同一機能のリード５Ｂと５Ｃを、モ
ジュール基板１の貫通配線（スルーホール配線）８によ
って接続している。つまり、それぞれのリード５Ｂを１
本ずつ、そのリード５Ｂと同一機能を有するリード５Ｃ
へ貫通配線８で接続することにより、例えば、半導体チ
ップ４８にアドレス信号を入力させるリード５Ｂは、貫
通配線８を通して、半導体チップ４Ｃにアドレス信号を
入力させるためのり−ド５Ｃに接続している。同様に、
半導体チップ４Ｂのデータの人出端子であるそれぞれの
リード５Ｂは、貫通配線８を通して、半導体チップ４Ｃ
のデータの入出力端子であるリード５Ｃに接続している
。ただし、半導体チップ４Ｂのチップセレクト信号を入
力するためのり−ド５Ｂ、と、半導体チップ４Ｃのチッ
プセレクト信号を入力するためのリード５Ｃ，は貫通配
線８で接続しておらず、リード５Ｂ、はモジュール基板
１の表面に設けたデコーダ３に接続され、リード５ＣＬ
はモジュール基板１の表面のデコーダ３に接続している
。ここで、本実施例におけるモジュール基板１は、例え
ばガラスエポキシ等の樹脂からなる単層構造となってお
り、内部には貫通配線８以外の配線を設けていない、た
だし、モジ息−ル基板１の表面及び裏面には、半導体チ
ップ４Ｂ、４Ｃとリード２０間を接続する配線あるいは
デコーダ３（第６図、第７図には図示していない）と半
導体チップ４Ｂ、４Ｃの間を接続する配線等が設けられ
ている０貫通配Ｍ８は、モジ、−ル基板１に例えばドリ
ル等で貫通孔を開けた後、例えば蒸着や無電界メツキ等
で例えば鋼層金メツキして形成したものである。

以上のように、同−様能のリード５Ｂと５０を貫通配線
８で接続することにより、モジ、−ル基板１内に貫通配
線８以外の配線を設けないようにして単層構造としたの
で、モジ、−ル基板１の信頼性を高めることができる。

また、同一機能のリード５Ｂと５０を貫通配線８で接続
したことにより、モジ、−ル基板１の表面及び裏面に設
けられる配線の本数を低減することができる。

なお、峰ジ為−ル基板１及び買通配ｍ８は、積層セフイ
ックによって形成してもよい、この場合は、半導体チッ
プ４Ｂ、４Ｃとリード２を接続する配線、半導体チップ
４Ｂ、４Ｃとデコーダ３を接続する配線等がモジュール
基板１内に埋込まれる。しかし、それらの配線の本数は
、貫通配線８を設けたことにより、例えばそジ為−ル基
板１０表面の半導体チップ４Ｂをリード２、デコーダ３
に接続する配線のみを設ければよいので、埋込まれる配
線の本数を大幅に少くすることができ、したがりて、モ
ジュール基板１の信頼性を高くすることができる。

第８図は、本発明の実施例・１の■における２個の半導
体チップの平面図、 第９図は、第８図に示した２個の半導体チップを向い合
せて同一のリードに接続し、これを１の方向から見たと
きの＠面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プを■の方向から見たときの側面図である。

本発明の実施例・１の■は、半導体チップ４Ａではバン
プ電極６人を左上角から順次配置し、バンブ電極６Ａと
同一機能のパンダ電極６Ｂを半導体チップ４Ｂでは右上
角から配置している。すなわち、半導体チップ４Ａのバ
ンプ電極６Ａ、−６ＡＮ−１ｅ　６　Ａ　Ｈｚ　　Ｓ　
ＡＮＴｌ　”・ＳＡＮ◆証と・半導体チップ４Ｂの６Ｂ
、・・・６８Ｎ−１ｔ　６　Ｂ　Ｎ・”　６８Ｎ”Ｉ　
ｅ６ＢＮ＋舅において、添字が同じものは同一機能のバ
ンブ電極である。そして、半導体チップ４Ｂの主面が半
導体チップ４Ａの主面と対面するようにして重ねたとき
、半導体チップ４Ｂのパンダ電極６Ｂ、−６８Ｎ−、，
６８Ｎｍ　６８Ｎ、、、６８Ｎ＋麗か、半導体チップ４
Ａのバンブ電極６　Ａｔ　＝　６　ＡＮ−ｓ＠　６ＡＮ
＃　　６ＡＮ＋１・・・６　ＡＮ＋麓に重なるように、
それらのパンダ電極６Ａ、６Ｂを対称的に配置している
。これらの対称的に配置されたパンツ電極６Ａ、６Ｂは
、同一のり−ド５に接続している。ただし、半導体チッ
プ４人のチップセレクト信号を入力するためのバンブ電
極６Ａ１と、半導体チップ４Ｂのチップセレクト信号を
入力するためのバンプ電極６Ｂ、は重ならないように配
置をずらし、別々のリード５に接続している。９は絶縁
材であり、バンプ電極６Ａ、が接続しているリード５を
半導体テップ４Ｂから絶縁し、またバンプ’ａ％６Ｂ、
が接続しているり−ド５を半導体チップ４Ａから絶縁し
ている。なお、リード５は、半導体チップ４Ａと４Ｂを
向い合せてリード５に接続した後に、適正な形状に成型
する。そして、半導体チップ４Ａと４Ｂを１組として、
モジ、−ル基板１０表面及び裏面に複数組ずつ配置する
。

以上のよ５に、バンク電極６Ａと６Ｂの配置を対称にし
て、同一のリード５に接続したことにより、モジュール
基板１上における半導体チップ４Ａ、４Ｂの実装密度を
２倍にすることができる。

なお、第１１図及び第１２図に示すように、半導体チッ
プ４人のバンプ電極６Ａ、と、半導体チップ４Ｂのバン
プ電極６Ｂ、を対称位置すなわち半導体チップ４Ｂを半
導体チップ４人に重ねたとき、それらバンプ電極６Ａ、
、６Ｂ、が重なるように配置してもよい、ただし、パン
ク電極６Ａ。

が接続しているリード５と、バンプ電極６Ｂ、が接続し
ているり−ド５は重ねられるが、それらの間は絶縁材９
で絶縁する。なお、第１１図は重さね合せられる２個の
半導体チップ４Ａと４Ｂの平面図、！１２図は半導体チ
ップ４Ａ、４Ｂを向き合せて同一のリード５に接続し、
それを半導体チップ４Ａの工の方向から見たときの側面
図である。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変災可能であること
は言うまでもない。

本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

パッケージで封止せずに、ＴＡＢでリードが接続された
半導体チップを複数個モジ、−ル基板に搭載して半導体
装置を構成したことにより、１個の半導体チップがモジ
為−ル基板上に占める面積を小さくできるので、モジ凰
−ル基板に多くの半導体チップを搭載できる。すなわち
、半導体装置の実装密度を高くすることができる。

（２）実施例・２ 次に、本発明の実施例・２を図面に基づき説明する。

第１３囚は本発明の実施例・２を示す原理色で、プラス
チックフィルムテープに穿設されたデバイスホール１０
１内には当該フィルムテープ上く形成されたリードパタ
ーン１０２の一部が突出している。また、尚該リードパ
ターン１０２のうち、図示上右端のリード１０２ｍが、
第１３デーでは残りのリード１０２ｂＫ対し並行に設け
られているのに対し、！１３図（ト）では、図示上右端
のリード１０２亀が、直角に折れ曲りた形となっている
。

このデバイスホール１０１内には、図示していないが半
導体素子が組込みされ、第１３デーでは図示上右端のリ
ード１０２ａがｍｔ＊デバイスホール１０１内に組込し
た半導体素子（テップ）のチップセレクト信号用のリー
ドとなりており、また、第１３図０では上布端の直角に
折れ曲りたリード１０２畠が同様にチップセレクト信号
用のリードとなっている。

第１３図（Ｑは、このように各リードパターン１０２の
一部リード１０２ａを変更したテープキャリアを重ね実
装した様子を概念的に示したもので、図示上右端部のリ
ード１０２ａは、ｌね実装された上部のチップの当該チ
ップセレクト信号の入出力をつかさどり、また、図示上
右端部のリード１０２１に隣接したリード１０２亀は、
ｌね実装された下部のチップの当該チップセレクト信号
の入出力をつかさどるようになりている。

他のリード１０２ｂは、各チップに共通の入出力端子と
なりている。第１４図は、！！１３図囚のデープキャリ
アの詳細を示したもので、また、第１５図は第１３図■
のテープキャリアの詳細を示す。

これら図に示すよ５に、プラスチックフィルムテープ１
０３の両端部には、当該テープ１０３の送りおよび位置
合せ用の複数のスプロケットホール１０４が適宜間隔を
置いて孔設され、また、当該テープ１０３の中央部には
半導体素子を組込むだめのデバイスホール１０１が穿設
され、当該デバイスホール１０１内に突出したリードパ
ターン１０２の先端部に、図示のよ５にチップ１０５を
フェイスダウンボンディング（ギヤングボンディング）
により接合する。

この接合は、チップ１０５の電極部にバング１０８を形
成して、熱圧着法により行われるが、リードパターン１
０２ｍにバング１０８を形成して同様に行ってもよい、
当該チップ１０５のボンディング（インナーリードボン
ディング）後に、第１６９断面図に示すように、封止樹
脂をボッティングして樹脂封止５１０７を形成して封止
を行なう。

このよ５に封止されたテープキャリアパッケージ１０８
を、第１７図に示すよ５に実装用基板１０９上に重ね実
装する。

第１７図にて、上部テープキャリアパッケージ１０８ａ
は、第１３デーに示すリードパターン１０２をもつテー
プキャリアパッケージで、また、下部テープキャリアパ
ッケージ１０８ｂは第１３図（６）に示すリードパター
ン１０２をもつテープキャリアパッケージである。

本発明に使用されろプラスチックフィルムテープは、例
えばポリイミド系樹脂フィルムを適宜幅にスリットされ
たものにより構成される。リードパターン１０２は、当
該フィルムテープ上に例えば鋼箔を２建ネートシ、ホト
レジスト技術やエツチング技術を用いて形成することが
でき、各テープキャリアパッケージ１０８　ｍ、　　１
０８　ｂに応じてその一部しイアウドを変更するように
する。

半導体素子（チップ）１０５は、例えばシリコン単結晶
基板から成り、周知の技術によつてこのチップ内には多
数の回路素子が形成され、１つの回路機能が与えられて
いる０回路素子の臭体例は、例えはＭＯＳ）ランジスタ
から成り、これらの回路素子によって１例えば論理回路
およびメモリの回路棲能が形成されている。

バンプ１０６は、例えば金（Ａｕ）バンプにより構成さ
れる。

封正に使用されるボッティング樹脂には、例えばエポキ
シ樹脂を主体としたボッティング液が用いられる。

実装用基板１０９は、例えばプリント配縁基板により構
成される。

本発明によれば、上記実施例に示すように、各リードパ
ターン１０２の一部リード１０２為ｔｉ更することによ
り、二個のテープキャリアパッケージ１０８ｍ、１０８
ｂを実装用基板１０９上に重ね実装することが可能とな
り、実装用基板１０９上に仮に当該テープキャリアパッ
ケージ１０８　ｍ。

１０８ｂを並設する場合に比して実装密度を向上させる
ことができ、また、テープキャリアパッケージ１０８　
ｍ、　　１０８　ｂを並設する場合には配線も長く、複
雑化するのに対し配線が短く、簡略化され、断心する割
合も低減され、信頼性の向上に薔与する点火である。

以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で洩々変更可
能であることはいうまでもない。

例えば、上記実施例ではテープキャリアパッケージを実
装用基板上に二個重ね実装する例を示したが、三個以上
重ねることができ、場合により実装用基板の両面にそれ
ぞれ重ね実装することもできる。

本願において開示される発明のうち代表的なものにより
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

本発明によればテープキャリアにおいて高密度実装を可
能とし、配線上も有利で信頼性の向上した半導体装量を
提供することができた。

以下余白 （３）　　実施例・３ 本実施例は、前記実施例・１及び２に対応する一つの変
形例であシ、かつ、更なる具体例を与えるものである。

第１８図は、本実施例のメモリ・モジュールの全体シス
テム回路図である。同図において、　ＲＡＭ１〜１６＃
″ｔ１それぞれ２５６キロ・ビット・ＳＲＡＭ（スタテ
ィック・ランダム・アクセス・メモリ）のＭＯＳ型又は
ＢＩＭＯ８（バイポーラ−ＭＯＳ）型集積回路チップ、
Ｃ８はそれらのチップ・セレクト端子、　Ｄｅｃｏｄｅ
ｒｌ及び２はデコーダ集積回路用レジン封止デュアル・
イン・ライン型素子、ｌ１０ｉ〜■１０．はデータの入
出力ビン。

ＡＯ−Ａ１８（又は、Ａ０〜Ａ、８）は、アドレス入力
ビンである。ＷＥ　、　ＯＲ、及びＤＳは、一連のコン
トロール・ビンである。これらのうち、ＷＥはライト・
イネーブル・ビン、ＯＥはアウト・プツト・イネーブル
・ビン、ＤＳは、一般ＫＣ８とも称されているが、先の
ＲＡＭチップのＣ８端子とは機能が異なる。すなわち、
このＤＳ端子は入力の１０”、″”１”に応じて上下の
デコーダのいずれを選択するかを決定している。Ｖ　ｅ
　ＣＰ　Ｖ　Ｓ　ｌは広義の電源端子であり、特ＫＶｃ
ｃは電源電圧端子＊　Ｖ　８　Ｓは基準電圧端子とよぶ
。ＶｃｃＫは、５Ｖ、ＶｓｓＫはｏＶの電圧が供給され
る。

第１９図は、メモリ・チップＲＡＭ１〜１６の第１主面
のレイアウトである。同図において、Ａ６〜ＡＩ４は、
アドレス人カパッド、工１０゜〜Ｉ１０゜は、入出力パ
ッド、ＷＥはライト・イネーブル・パッド、ＯＥはアウ
ト・プツト・イネーブル・パッド、ｃｓｈチップ・セレ
クト・パッド＊　Ｖ　ＣＣは電源電圧パッド＋ＶＳＳは
基準電圧パッド、２１１及び２１２は、アドレス・バッ
ファ及びＩ１０バッファ等の周辺回路ブロック、２１３
〜２１６は高抵抗ポリＳｉの負荷を持つ４トランジスタ
型ＭＯ８型ＳＲＡＭセルを有するメモリ・マット、２１
７〜２１８はロクデコーダ等のＸ系回路ブ０．り。

２１９〜２２２は、それぞれ２１３〜２１６に対応する
カラム・デコーダ及びセンス・アンプを含むＹ系回路ブ
ロックである。なお、２０５は、Ｓｉ単結晶基板である
。

第２０図は、先の全体レイアラ）Ｋ対応するメモリ・モ
ジュールのビン配置である。

第２１図ａ、ｂ、及びＣは、上記メ七り・モジ、−ルの
上面図、正面図、及び側面図である。同図において、２
０９は、積層セラミ、り基板、第１８図中のＶＣＣ−Ｖ
ｇｓ間に接続されたチップ・コンデンサ、２３２は、こ
のチップ・コンデンサ用の７ツト・プリントすなわち半
田付用パッド。

２３３ａ及びｂはそれぞれ第１８図のデコート・ｌ及び
２に対応するデコーダＩＣ，２３４ａは第１８図のＲＡ
ＭＩ及びＲＡＭ５に対応するメモリ・チップ複合体、２
３４ｂは、同様にＲＡＭ２及びＲＡＭ６に対応するチッ
プ複合体＃　２３４Ｃ及び２３４ｄも同様である。更に
２３４Ｃも同様に。

ＲＡＭ９及び１３に対応するチップ複合体で、２３４ｆ
〜ｈも上と同様である。２３５は、セラミック基板の側
面のメタライズ・パッドにろう付けされたメタルリード
で、第２０図の各ピンに対応する。

第２２図は、本発明の製造方法に使用するポリイミド・
テープを示す。同図において、２０１はデバイス取付用
ホール（デバイス・ホール）又はバー７オレーシ冒ン、
２０５は３ｉチツプ（メモリ・チップ）の取付位置、２
０４はキャリア・テープの自動送り又は位置合せ釦用い
るスズロケット・ホール、２ははキャリア・テープ上の
共通銅配線を各単位テープ部分に分離するためのアイソ
レージ璽ン・ホール、２４２は、ポリイミド薄板上に銅
薄板をフォトリソグラフィーにより所定の形状に形成し
たキャリア・テープとラミネートしたものである。

第２３図は、第１８図のＲＡＭ１〜４及びＲＡＭ９〜１
２すなわち上側チップを搭載するための上記第２２図に
対応する上側テープの単位部分拡大図である。同図にお
いて、２０１は、デバイス・ホール、２０４はスプロケ
ット・ホール、２０５はチップ取付位置、２ははアイソ
レージ、ン・ホール、２４２はキャリア・テープ、２４
３は幅広鋼ベル）、２４４は、テープ上に設けられた銅
リード、２４５は鋼薄板からなるアウタ・リード及びイ
ンナー・リード領域、２４６はテープ上から延在してデ
バイス・ホール内にのび端部のリードを保持するサポー
ト・リード、２４７ａＨＣ８用鋼リード、２４８は銅プ
レート、２４９はテープの両側に１４個づつ設けられた
テスト用銅パッド、その他の直線又は折線状の細線は銅
配線パターンである。

第２４図は第１８図のＲＡＭ５〜８及びＲＡＭ１３〜１
６すなわち下側チップを搭載するなめの上記２２図に対
応する下側テープの単位部分拡大図である。同図におい
て２４７ｂはＣ８用鋼リードであり、その他のパターン
は第２３図と全く同一である。

第２５〜２８図は、メモリ・チップ２０５上へのバンプ
電極形成プロセス・フローを示す。同図において、２０
５はＳｉ単結晶基板、２５１は第１パツジページ菅ン膜
としての熱酸化Ｓｉｎ、及び第２バツジベージｌン膜と
してのＰＳＧ（フォス７オ・シリケイト・グラス）等の
層間絶縁膜を含む下地の無機絶縁膜、２５４はメモリ・
チップの内部の相互接続用のＡＪ層と同一のＡ！膜をパ
ターニングしてつくられたＡＩボンディング・パッド、
２５２はＳｉｎ、又はｓｉ、Ｎ４よりなる７アイナル・
パッジページ璽ンｌ１ｌｌ！、２５３ＨＰＩＱ（ポリイ
ミド・イソ・インドロ・キナゾリン・ジオン）からなる
樹脂層である。２５５は下地メタル層でＴＩ（チタン）
よりなり、２５６は他の下地メタル層でＰｄ（パラジウ
ム）よりなる。２５７はバング形成用のフォト・レジス
ト層、２５５はそれを用いて形成されたＡｕ（金）バン
プである。

第２９は、先の第２８図のバンプと第２３及び２４図の
インナーリードをギャング・ボンディングし次状態を示
す断面図である。

同図において、２４５は銅インナーリードの先端領域、
２５９はＮｉにメタル）メツキ層、２６０はＡｕ（金）
メツキ層である口 第３０図は、上記２９図の状態でチップのほぼ全面にレ
ジン封止材をボッティングした状態を周辺のキャリア・
テープとの関係で示した断面図である。同図において、
２０５はメモリ・チップ。

２４２はキャリア・テープのデバイスホール側内端、２
４５はアクタ−リード部（ｃｕ７　イルム）　ｔ２５８
はＡｕバンプ、２６１は封止レジン層（エポ井シ系レジ
ン）である。

第３１図は、前記２９図の段階で個々の単位部分に分断
されたテープ・キャリア（上側）の平面図である。同図
において、２８１及び２８２Ｆｉキヤリア・テープの両
側にそれぞれ１４個づつ設けられたＣｕテスト・パッド
＄　２０４８及びｂはスズロケット・ホール、ｚｏｓａ
Ｆｉ第１８図ノ第１又 プの第１の主面Ｐ　２６２８及びｂは下側キャリア・テ
ープとともに複合体を形成するための接合領域又は圧接
領域である。

第３２図は、上記第３１図に対応する下側キャリア・テ
ープをその単位部分の要部だけ残すように分離した状１
ｍを示す上面図である。同図において，２０５ｂは第１
８図のＲＡＭ５〜８及びＲＡＭ１３〜１６に対応する下
面チップの上ｌ１ｌ（第１の）主面１　２６２ａ及びｂ
は王妃上側チップの同部分と対応するリードが一致して
重なるように圧着接合される上下リード接合領域＃　２
８４ａ及びｂはスズロケット・ホールである。

第３３８及びｂ図は第３１及び３２図のチアブーテープ
複合体をアクタ−リードを熱圧着し友後、アウターリー
ドをデバイスホール内端近傍で切断分離して最終的くア
ウターリードを５ＯＰ（スモール・イン・ライン・パッ
ケージ）様に曲げ成形したチップ多重複合体の下面図及
び断面図（Ａ−Ａ）である。同図において、２０５ａ及
び２０５ｂは、それぞれ上側及び下側チップ（この図で
は上下反対になっているが、組立法の説明上、このよう
に称する）、２４５は重畳して曲げ成形され念アウター
リードｅ　２　４　７　ａ及びｂはそれぞれ上側及び下
側チップのＣ８端子リードでｔ畳圧着されることなくそ
れぞれ単独で他のリードと同様の形状忙成形されている
。２６１．２６１ａ及びｂは各チップの第１の主百上忙
形成されたレジン・ボッティング層である。

第３４〜３７図は、第２１図に示すような積層セラミッ
ク配線基板２０９上に第３３１及びｂ図に示す多重チッ
プ複合体を半田す７０−により両面実装するプロセスを
示す断面フロー図である。

同図において、２０９はセラミック・パッケージ基板，
２６３はモジュールのアクタ−リード、２６４ｍ−ｄは
多重ｆツブ複合体２３４ａ−ｈ及びデコーダＩＣ２３３
ａ及びｂの半田付けのためのメタライズ層からなる７ツ
ト・プリントである。

２６５ａ−ｄはその上にスクリーン印刷によシ形成され
た半田クリーム層である。２６６は半田リフロー時に下
側になる多重チップ複合体を保持するための接着部材で
ある。２６７ａ〜ｄはリフローされた後、凝固した半田
接合部である。

第３８図は完成したメモリ・モジュールを挿入型プリン
ト配線基板に半田ウェーブ法によシ半田付実装し次状態
を示す実装断面図である。同図において、２７１はガラ
ス・エポキシ配線基板、２７３はビン挿入用ホール、２
７４はソルダーリング・パッド、２７２はンルダーレジ
スト層、２７５＃ｉ半田付部分である。

第３９〜は図は上記実施例及びその変形例を説明するた
めのチップ・テープ複合体の平面図である。第３９及び
４０図のパターンはそれぞれ第２３及び２４図のものと
全く同じである。

第３９図は上側チップ用すなわち、上側テップ・リード
・テープ複合体（チップ・テープ・コンプレックス）の
上面図である。同図において％　２０４ａ〜ｈＦｉスプ
ロケツト・ホール、２０５ａＦｉ上側メモリ・チップ、
２４７ａけ上側チップのＣ８用リード、２８１及び２８
２Ｆｉそれぞれキャリア・テープの両側にそれぞれ１４
個づつ配設されたＣｕテストパッド、２９３は上下チッ
プの各リードが圧接され九後、キャリア・テープと分離
切断する部分を示す。

第４０図は下側チップ・テープ複合体の上面図である。

同図において％　　２８４ａ〜ｈはスプロケット・ホー
ル、２０５ｂは下側メモリ・チップ。

２４７ｂは下側チップのＣ８端子用リード、２９１及び
２９２はテープの両側に各１４個づつ配置されたテスト
・パッド、２９３はテープと多重チップ複合体間の分離
部分を示す切＠領域である。

第は図は、上記実施例を説明するために、上側テープと
下側テープを上下パターンがほぼ一致するように！ね合
せた場合を仮定して示した重なり状態説明用の上面図で
、下側テープに関しては上側と相異する部分のみ示しで
ある。同図忙おいて、２０４ａ〜ｈはスズロケット・ホ
ール＃　２０５ａは上面チップの第１主面ｅ　２４７８
及びｂはそれぞれ上側及び下側ＣＳ　ＩＪ−ド、２９３
は多重チップ複合体とテープ間の切断分離領域である。

次に製造プロセスについて説明する。まず、上下それぞ
れのキャリア・テープを準備する。１２５μｍ厚のポリ
イミド樹脂フィルム・テープを第２３及び２４図に示す
アイソレージ曹ン・ホール以外の開口を打ぬきＫより形
成する。次に３５μｍ厚の銅箔をエツチングにより上記
２３及び２４図の配線パターンを形成、その全面に第２
９図に示すようにＮｉにメタル）バリア層２５９及びＡ
ｕ（金）層をそれぞれ０．５μｍづつメツキにより形成
する。

一方、メモリ・チップの工程をウェハ・プロセスから説
明する。第２５図忙示す如く８１基板（約６００μｍ厚
のウェハ）２ｏ５上にポリＳｉゲートや層間ＰＳＧ膜２
５１を形成した後、内部のインターコネクシ冒ン用人！
配線と同時Ｋｉボンディング・パッド（１００μｍ角）
２５４を形成する。このＡｌ膜は、約１μｍ厚でスパッ
タリングにより全面に被着された後、フォトリングラフ
イーによりパターニングされる。次に無機ファイナル・
パッジベージ冒ンである１、４μｍ程度０ＦＳＧｌ１２
５２ｔ−ＣＶＤ（ケミカル−ペーパー・デポジシ冒ン）
により形成し、先と同様釦フォトリソグラフィーにより
開口を形成する。次ＫＰＩＯ等のポリイミド塗布液を２
．３μｍ程度の厚さにスピン・コートする。このとき、
Ｐ２Ｏ，ｙイルム２５２表面をＡｌキレート処理してお
くと、ポリイミド・フィルム２５３とＰＳＧフィルム２
５２の接着性が良好となる。ポリイミド・コートの後、
溶媒をとばすためにベークを行な−１それにっづき先の
開口部より１０μｍｉ１度広めにポリイミド・フィルム
［７，トリソゲラフイー忙より開口部を形成し、その後
、硬化のためのベークを行なう。

更に第２６図に示す如く、バンプ電極用の下地バリア・
メタル・フィルム、すなわチ、０．　ｉ　ｓμｍｏ’ｒ
ｉ　（ｆタン）７４ｋＡ及び０．１７μｍ０Ｐｄ（パラ
ジウム）フィルムを順次蒸着により形成する。

次に第２７図に示す如く２０μｍ厚のラミネイテ、ド−
７，トレジスト（Ｌａｍｉｎａｔｅｄ　ｐｈｏｔｏ−ｒ
ｅｓｉｓｔ　）２５７を全面に張付け、下地のポリイミ
ド開口よりも１０μｍ穆度広めに７オトエツチングによ
り開口を形成する。この状態でこの開口部に２０３ａ程
度の厚さのＡｕ（金）電気メツキによ、？Ａｕ（金）パ
ンダ電極を形成する。

次に第２８図に示す如（、Ａｕバンプ２５８を残してフ
ォトレジスト・フィルム２５７を除去する。更にこのＡ
ｕバンプ２５８をマスクとして化学エツチング又はバッ
ク・スパッタリングによりＵＢＭ（下地バリア・メタル
）の不要部分を除去する。これで、Ａｕバンプ電極が完
成する。

次に、ウェハ状態での電気的テストの後、ダイシング法
によりウェハを第１９図に示すような個々のチップ（４
ｍｍＸ　１０ｍｍＸ　Ｏ，２５ｍｍ）に分割する。ここ
で、ダイシング前忙りエハけ、バック・グラインディン
グにより２５０μｍ厚にされている。

次に第２９図に示す如く、第２３及び２４図の２０５で
示す破線の位置だそれぞれチップの第１の主面がくるよ
うに配置して、上から加熱したＴＡＢ用ボンディング・
ツールを押圧することＫよりＡｕバンプとリード２４５
のＡｕメツキ層２６０を熱圧着する。これは、いわゆる
ギャング・ボンディングといわれる工程である。

次に第３０図に示す如く、長いテープ２４２に多数のチ
ップをボンディングした状態で、上から流動性のエポキ
シ系レジンをボッティング及びキュアすることＫより、
約５０μｍの厚さの有機レジン封止層２６１を形成する
。この封止層によって、チップ２０５の表面が保護され
るとともに、Ａｕバンプ２５８及びリード２４５自身及
びそれらの接合を担保することができる。

次に長いテープ状態で第３９及び４０図に示す如く、テ
ストパッド２８１，２８２，２９１、及び２９２を用い
て上段ＴＡＢ　、下段ＴＡＢのそれぞれとついてエージ
ング及び選別テストを行なう。

次に第３１及び３２図に示す如く、上段及び下段ＴＡＢ
ｆｔ単位に分断し、上側及び下側ＴＡＢＫついて２６２
ａ及びｂ部分を上下側ＴＡＢ＜重ねられるよ１５ＫＳＯ
Ｐ状にリードの７オーミンクを行なう。この場合、上段
ＴＡＢは変形が小さいので完全な単位ＴＡＢ状態ででき
るが、下段ＴＡＢの方は変形量が多きいのでアクタ−リ
ードの最外側近傍でテープを分断している。

次に第は図に模式的に示すようなリードの位置関係にな
るようにスゲロケットホール２０４ａを位置合せホール
にして重ね合せ、第３１及び３２図の２６２ａ及びｂＫ
あ九る部分にボンディング・ツール（ツール荷重：５７
０〜７５０　ｇ／リード。

ツール温度：５３０〜５７０℃、抑圧時間２１〜５秒）
を押圧して対応するリード同志を熱圧着する。

次に第は図の切断領域２９３にあ九る部分でキャリア・
テープとテップ・リード複合体をす＝ド切断することＫ
よって分離する。このようにして第３３図の（ｂ）Ｋ示
すような断面形状の多重チップ複合体が完成する。

第３４〜３７図は第２１図に示すメモリ・モジ１−ル用
セラミック基板２０９への実装プロセスを示す。

まず、第３４図に示す如きセラミック・パッケージ基体
を準備する。セラミック・パッケージの代表的サイズは
、すなわち、長さ：４０１１１１１ｒ幅：１５ｍ、厚さ
２　ｒｍ　ｐリード（Ｎ’　　８”）ｙキＩ。

た４２アロイ）２６３のピッチ：２．５４ａｍである。

材質としてはアルミナ・セラミックスの多層配線基板か
らなっている。

次に第３５図に示す如く、この基板上のメタ２イズ・フ
ット・プリント２６４麿〜ｄ上忙スクリーン印刷により
半田クリーム層２６５ａＳ−ｄを形成する。

次に第３６図に示す如くアクタ−リード先端およびその
近傍がそれぞれの半田クリーム層に当接するように上記
基板２０９上下に載置する。下側の方は、接着体２６６
により裏面忙粘着又は接着させる必要がある。

次に上記の状態で約２２０℃のり７０−炉に挿入して第
３７図に示すようにす７０−半田付けを行なう。

更に第３８図に示す如くガラス・エポキシ等がら々るプ
リント配線基板にメモリ・モジュールを挿入した状態で
プリント基板２７１の下方から半田ウェーブをあてるこ
とＫより半田付けを完了する。

第４２．ｉ及びｂｒＩ！Ｊは本発明の他の一つの実施例
の多重テップ・リード複合体の下面図及びＢ−Ｂ断面図
である。同図圧おいて２０５ａ及びｂＦｉ上側及び下側
のメモリ・チップ、２４５は同一の機能を有するＣ８以
外のパッドに接続されたリード（外部リード）、２４７
Ｊｌ及びｂはそれぞれ上側及び下側のＣＳパ、ドに接続
された外部リード。

２６１ａ及びｂは上側及び下側チップのデバイス面上に
ポツティング形成されたエポΦシ・レジン層である。こ
の例の場合、組立工程は前記第１８〜は図の例とほぼ同
一であるが、リード成形のみは多層チップ複合体とテー
プを分離した後に行なう必要があるが、第２３図の保持
リード２４６以外をテープから分離した状態でテープ状
態で多重テップ・リード複合体のアクタ−リードを曲げ
成形することもできる。このことは、先のＳＯＰタイプ
についてもいえる。

以上第１８〜４２図については、具体的ＴＡＢ方式を例
にとシ本発明を説明したが、本発明はこれに限定される
ものではない。

すなわち、第１８〜４２図の例は第１〜１７図の例に対
する具体例であり、これらの例に適用されることはいう
までもない。

更に、ここでは２重テップ・リード複合体についてのみ
説明したが３〜５ｘさら忙それ以上の複合体もほぼ同様
に実施可能である。

更に、モジ、−ル配線基板としては、セラミックに限定
４．ｇれることなく、以下引用文献に示す如くガラス・
エポキシ・プリント・配線基板等のプラスチック基板が
適用できる。

更に、上下ＴＡＢのアウターリード同志の圧接は長いＴ
ＡＢ状態でも可能であシ、アウターリードがほぼ平面の
状態で行なうことができる。

更に以上のほか、以下の引用文献に示され念如き、種々
の技術的変更が可能であることはいうまでもない。

（４）各実施例の記載を補足するための、文献等につい
て、 ８ＲＡＭ（スタテ、り・ランダム・アクセス・メモリ）
のモノリシック、・チップのウェハ・プロセス、デバイ
ス構造、システム等の詳細については、米国特許出願宛
８９９，４０４（１９８６年８月２２日出願）、同Ｎ１
８７５，６７４（１９８６年６月１８日）、開隔７６４
，２０８（１９８５年８月８日）、及び米国特許第４，
５５４．２７９号及び同対応英国特許第２，０９２，８
２６号等に記載されているので、これらをもって本願の
記述となす。

ＴＡＢ（テープ・オートメイテッド・ポンディング）に
関して、例えば、ポリイミド・テープ。

その上への銅メタライズ、半導体チップ上へのＴＡＢイ
ンナーリード接続用のバンプ電極の形成法、ＴＡＢイン
ナーリードのチップとのギャング・ボンディング、実装
法、封止法については、米国特許出願宛０５２，３８６
（１９８７年５月２１日出願）、同電９４６，９５１（
１９８６年１２月２９日出願）、［日経エレクトロニク
スＪ１９７８年１１’月２７日号１９７頁〜２１１頁（
ＮｉｋｋｅｉＥｌｅｃｔｒｏｎｉｃｓ　）　、同誌１９
８３年１２月１９日号８２頁〜８５頁、「日経マイクロ
・デバイセスは９８フ年１０月号３６頁〜３８頁（Ｎｉ
ｋｋｅｉＭｉｃｒｏｄｅｖｉｃｅｓ　）、同誌１９８７
年２月号４３頁〜４４頁、同誌１９８４年６月１１日号
１４８頁〜１５９頁、同誌同号１３０頁〜１４７頁、同
誌同号４６頁〜４８頁、同誌１９８６年３月号１２８頁
〜１３５頁、「ソリッド・ステイト・テクノロジーＪ　
１９７９年３月号（Ｓｏｌｉｄ　　５ｔａｔｅ　’ｌ’
ｅｃｈ　−ｎｏｌｏｇＹ　）　Ｏ５２頁〜５５頁、「電
子材料コ（Ｄｅｎｓｈｉ　　Ｚａｌｒｙｏ　）　１９８
７年９月号５１〜５６Ｊｊ　、　　ｌ”’工ｖｐ　）　
ｏニクスＪ（Ｅｌｅｃｔｒｏｎ−ｆｃｓ）１９８６年８
月２１日号の７４〜７６頁。

「ジェイ・ニス・ティー・ニューズＪ　　（ＪＥＴＮｅ
ｗｓ　）第３巻２号１９８４年４月の４２〜４３頁、「
ＶＬＳＩテクノロジーＪ（ＶＬＳＩ　　Ｔｅｃｈ　−ｎ
ｏｌｏｇｙ）ジー１Ｆ（Ｓｚｅ）１９８３年０５５８Ｘ
〜５７０頁、　　「ＩＣ化実装技術」日本マイクロ・エ
レクトロニクス協会編、工業調査会（株）発行の１０２
〜１７５頁、「電子部品の自動組立入門」１９８６年７
月３０日日刊工業新聞社発行の９０〜１００頁に記載さ
れているので、これらをもって本願の記述にかえる。

更に、メモリ・モジュールについては、「日経エレクト
ロニクｘＪ　（Ｎｉｋｋｅｉ　　Ｅｌｅｃｔｒｏｎｉｃ
ｓ）１９８７年９月７日号の９９〜１０７頁に、それに
用いるプリント配線基板の製造方法等についてハ、「日
経マイクロ・デパイセズＪ　（ＮｉｋｋｅｉＭｉｃｒｏ
ｄｅｖｉｃｅｓ）１９８４年６月１１日号１６０〜１６
８頁に記載されているので、これらをもって本願の実施
例の記述にかえる。

〔発明の効果〕

本願において開示される発明のうち代表的な第１のもの
によって得られる効果を簡単に説明すれば、下記のとお
りである。

パッケージで封止せずに％ＴＡＢでリードが接続され次
半導体チップを複数個モジ、−ル基板に搭載して半導体
装置を構成したことくより、１個の半導体チップがモジ
、−ル基板上に占める面積を小さくできるので、モジュ
ール基板に多くの半導体チップを搭載できる。すなわち
、半導体装置の実装密度を高くすることができる。

本願において開示される発明のうち代表的な第２のもの
くよって得られる効果を簡単に説明すれば、下記のとお
りである。

本発明によればテープキャリアにおいて高密度実装を可
能とし、配線上も有利で信頼性の向上した半導体装置を
提供することができ念。

【図面の簡単な説明】

第１図は、本発明の実施例・１の１の半導体装置の概略
構成を示した平面図、 第２図は、前記半導体装置の概略構成を示した側面図、 第３図は、前記半導体装置の概略構成を示した正面図、 第４図は、実施例・ｌのＩの変形例を説明する念めのモ
ジ、−ル基板１の一部の斜視図、第５図は、本発明の実
施例・ｌの■の半導体装置の正面図、 第６図は、本発明の実施例・１の■の半導体装置の側面
図、 第７図は、前記半導体装置の正面図、 第８図は、本発明の実施例・１のＩＶＫおける２個の半
導体チップの平面図、 第９図は、第８図に示した２個の半導体チップを向い合
せて同一のリードに接続し、これをＩの方向から見たと
きの側面図、 第１０図は、同一のリードに接続した２個の半導体チッ
プを■の方向から見たときの側面図、第１１図は重さね
合せられる２個の半導体チップ４人と４Ｂの平面図、 第１２図は半導体チップ４Ａ、４Ｂを向き合せて同一の
リード５に接続し、それを半導体チップ４ＡのＩの方向
から見たときの側面図である。 第１３図（Ａ）〜０はそれぞれ本発明の実施例・２を示
す原理図、 第１４図は本発明の実施例・２を示す要部平面図、 第１５図は本発明の実施例・２を示す要部平面図、 第１６図は本発明の実施例・２を示す断面図、第１７図
は本発明の実施例・２を示す断面図である。 第１８図は本発明のメモリ・モジー−ルの全体システム
を示す回路ブロック図、 第１９図は本発明の多重チップ複合体の８ＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）のチップ第１
主面の回路及びボンディング・パッド・レイアウト図、 第２０図は本発明のメモリ・モジュールのピン。 アウト図、 第２１（ａ）〜（ｃ）図は本発明のメモリ・モジュール
の外形を示す上面図、正面図、側面図、第２２図は本発
明のテープ・キャリアの大域的性質を示す平面図、 第２３図及び２４図は本発明のテープ・キャリア（上段
ＴＡＢ　、下段ＴＡＢ）の単位部分の上面図、 第２５〜２８図は本発明のＳＲＡＭチップのウェハ・プ
ロセスを示すフロー断面図、 第２９図は、テープ・キャリアのリードとチップのバン
プ電極間のギャング・ボンディングされた状態を示す要
部断面拡大図、 第３０図＃′ｉキャリア・テープとチップの接合状況及
びボッティング・レジンのコーティング状態を示す断面
図、 第３１図は単位部分に分断された上段ＴＡＢを示す上面
図、 第３２図は単位部分内で分断された下段ＴＡＢを示す上
面図、 第３３（ａ）及び（ｂ）図は多重メモリ・テップ・リー
ド複合体の下面図及びＡ−Ａ断面図、 第３４〜３７図は積層セ２之ツク配線基板への５ｏｐ（
スモール・アウトライン・パッケージ）様の多重テップ
・リード複合体及びデコーダＩＣの面実装プロセス・フ
ローを示すフロー断面図、第３８図はガラス・エポキシ
・プリント配線基板へのメモリ・モジュールの挿入実装
の状態を示す断面吋、 第３９図はギャング・ボンディングが完了し念状態の上
段ＴＡＢを示す上面図、 第４０図は同様の下段ＴＡＢの上面図、第は図は上べＴ
ＡＢを下段ＴＡＢに重ねた状態を示す上面図、 第４２（ａ）及び（ｂ）図は、第３３図の多重テップ・
リード複合体の他の実施例すなわちバラ）　ＩＪ−ド（
Ｂｕｔｔ　　Ｌｅａｄ　）タイプを示す下面図及び断面
図である。 図中、１・・・モジュール基板、２．３Ａ、５Ａ。 ５Ｂ、５Ｃ，５Ｄ、５Ｅ、５Ｆ・・・リード、３・・・
デコーダ、４Ａ、４Ｂ、４Ｃ，４Ｄ・・・半導体チップ
、６Ａ、６Ｂ・・・バンプ電極、７・・・シリコーンゴ
ム又はレジン、８・・・貫通配線、９・・・絶縁材。 第　　４　　図 第　　５　　　図 ＊　７３（ｃ１）図　　　第７３（ｂ）図第　　１３（
ｃ）図 ０１ｂ 第７６図 第　　７７　　図 ｏ　Ｕ ＮＣ’Ｊ 第　　２３　　図 第　　２４　　図 第　　２５　　図 ′２０５ 第　　３１　　図　　　　　　　　　　　　第　　　３
２ｒｊｇＪｌ○は）　　　　　　　　　　　　　　　　
　　　　２８４ｂ第　　３３（ａ）図 Ｍ　３５　図 第　　３６　図 第　　３７　　図 第３８図 第　　３９　　図 ２０４ｆ　２０４ｂ　２）４ｇ

Claims (1)

1. 【特許請求の範囲】 １、半導体チップのバンプ電極をリードに接続し、該リ
   ードを有する半導体チップを複数個、モジュール基板の
   配線に接続して構成した半導体装置。 ２、前記半導体チップは、パッケージで封止されていな
   いことを特徴とする請求項第１項記載の半導体装置。 ３、前記半導体チップは、前記モジュール基板の表面と
   裏面の両面に搭載されていることを特徴とする請求項第
   １項記載の半導体装置。 ４、前記半導体装置は、第１の半導体チップの上に第２
   の半導体チップを重ることにより、同一信号あるいは同
   一電位を入力又は出力するリード同志を接続して半導体
   チップの組を構成し、該半導体チップの組を前記モジュ
   ール基板に複数組搭載して構成したものであることを特
   徴とする請求項第１項記載の半導体装置。 ５、前記モジュール基板の表面に搭載されている半導体
   チップは、バンプ電極が設けられている方の面と反対側
   の面が搭載基板と対面し、モジュール基板の裏面に搭載
   されている半導体チップは、バンプ電極が設けられてい
   る方の面がモジュール基板と対面していることを特徴と
   する請求項第１項記載の半導体装置。 ６、前記半導体チップのバンプ電極の配置を、第１の半
   導体チップと第２の半導体チップとで対称にし、バンプ
   電極同志が接続するように、第２の半導体チップを裏返
   しにして第１の半導体チップに重ね、それら第１の半導
   体チップと第２の半導体チップの間にリードを介在させ
   たことを特徴とする請求項第１項記載の半導体装置。 ７、各リードパターンの一部を当該テープキャリアパッ
   ケージの重ね実装が可能なように変更した二以上のテー
   プキャリアパッケージを、実装用基板上に重ね実装して
   成ることを特徴とする半導体装置。 ８、変更したリードパターンの一部が、テープキャリア
   パッケージ内チップセレクト信号用のリードである、請
   求項第７項記載の半導体装置。 ９、半導体集積回路メモリ装置は、以下の構成よりなる
   ： （ａ）ほぼ正方形又は長方形の板状の第１及び第２のＳ
   ＲＡＭ半導体チップは、それぞれ第１及び第２の主面を
   もち、この第１の主面にそれぞれＳＲＡＭ集積回路の主
   要部が形成されている；（ｂ）上記それぞれのチップの
   上記第１の主面の一対の対向する辺の近傍に設けられた
   多数の電極パッドと； （ｃ）上記それぞれのチップの上記第１の主面の上記一
   対の辺の近傍のいずれかに設けられた、それぞれのチッ
   プ・セレクト電極パッドと；（ｂ）上記それぞれのチッ
   プの上記多数のパッドとその内端が接続されたメタル・
   シートからなる多数のリードと； （ｅ）上記それぞれのチップの上記チップ・セレクト・
   パッドとその内端が接続されたメタル・シートからなる
   第１及び第２のリードと； （ｆ）上記第１のチップの第２の主面とそれにほぼ平行
   に近接する上記第２のチップの第１の主面間に設けられ
   た絶縁部材と； （ｇ）上記それぞれの多数のリードの同一の機能を有す
   るパッドに対応する外端部及びその近傍同志がその延在
   方向が一致するように重畳接続された重畳接続部と、 １０、上記リードはＳＯＰ（スモール・アウトライン・
   パッケージ）様に形成されている上記請求項第９項のメ
   モリ装置。 １１、上記リードはリードの先端が半田付面とほぼ直角
   に当接できるようにパッド・リード （Ｂｕｔｔ）様に成形された上記請求項第９項のメモリ
   装置。 １２、キャリア・テープの中央にそって多数設けられた
   半導体チップ搭載用開口部に、それぞれメモリ・チップ
   をバンプ電極を介して接続する半導体集積回路の組立方
   法において、 上記組立方法は以下の工程よりなる： （ａ）第１、第２のキャリア・テープに同一又はほぼ同
   一のパターンを有するメモリ・チップをそれぞれバンプ
   電極を介してギャング・ボンディングする工程； ここで、上記第１、第２のキャリア・テープは、それぞ
   れの第１主面及びチップ搭載用開口部内にメタル・シー
   トよりなる多数のリードを有し、上記第１及び第２のテ
   ープのリードパターンは、それぞれのチップ・セレクト
   端子又はそれと等価な端子と接続されるべきリード以外
   のパターンはほぼ同一又は同一のパターンを有する； （ｂ）上記第１及び第２のキャリア・テープの各上記開
   口部に同一又はほぼ同一のパターンを有するメモリ・チ
   ップをそれぞれバンプ電極を介してギャング・ボンディ
   ングする工程； （ｃ）上記第１及び第２のテープを一致するパターンが
   重なるように重畳して、重畳して延在する上記各開口部
   のリードを圧着し、上記複数のメモリ・チップと多数の
   リードからなる多重テップ・リード複合体を形成する工
   程； （ｄ）上記各テープより上記複合体を分離する工程。 １３、上記工程（ｂ）と（ｃ）の間に、上記第１、第２
   のメモリ・チップのデバイス形成主面にそれぞれの当該
   主面及び同主面上の各リード及びバンプ電極を覆うよう
   にレジン封止材をボッティングする工程（ｅ）を有する
   上記請求項第１２項の組立方法。 １４、上記工程（ｂ）と（ｃ）の間に各キャリアテープ
   の状態で各チップの電気的テストを行なう上記請求項第
   １２項の組立方法。 １５、上記工程（ｄ）の後、上記複合体をそのリードを
   介して基板に面実装法により半田リフロー実装する上記
   請求項第１２項の組立方法。