JPH01294042A

JPH01294042A - 印刷装置

Info

Publication number: JPH01294042A
Application number: JP63124833A
Authority: JP
Inventors: Kazuhiro Nakada; 和宏中田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-05-24
Filing date: 1988-05-24
Publication date: 1989-11-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は印刷装置に関し、特に２値データの１又は０に
ついてのみ印刷ドツトを付勢して印刷をする印刷装置に
関する。

［従来の技術］従来、この種の装置では原２値データに忠実に印刷ヘッ
ドを駆動していた０例えば白紙に点印刷をする場合は、
黒ドツトは印刷ヘッドを付勢することにより、また白ド
ツトは印刷ヘッドを付勢しないことにより、ドツト毎に
忠実な制御を行っていた。このため、従来は印刷スピー
ドを上げるのに限界があった。即ち、印刷用クロック周
波数を高くして印刷ヘッドのパワーを増すと、黒ドツト
の部分かにじみ出し、隣りの白ドツトをつぶしてしまう
現象が生じていた。

［発明が解決しようとする課題］本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、原画質を損なわずに印刷スピー
ドを上げられる印刷装置を提供することにある。

［課題を解決するための手段］本発明の印刷装置は上記の目的を達成するために、原２
値データを所定間隔でマスキングするマスク手段と、前
記マスク後の２値データで印刷をする印刷手段を備える
ことをその概要とする。

［作用］かかる構成において、マスク手段は原２値データを所定
間隔でマスキングする。印刷手段は前記マスク後の２値
データで印刷をする。

［実施例の説明］以下、添付図面に従って本発明による実施例を詳細に説
明する。

第１図は実施例の印刷装置のブロック構成図でたる０図
において、１は印刷装置であり、入力したビデオデータ
（原２値データ）をそのままで、又はマスキング処理を
して印刷（以下、印字とも言う）する、２はホストシス
テムであり、印刷装置ｌにビデオデータを供給する。

印刷装置１において、４はインタフェース回路であり、
ビットシリアルで送られるビデオデータを４ビツト毎の
パラレルデータに変換する処理を行う、その際に、４ａ
はマスク回路であり、必要なら予めビデオデータを所定
間隔（例えば１ドツト置き）でマスキング（例えばビッ
ト１はビットＯに、ビットＯはビットＯのままに）する
、５はビデオＲＡＭ　（ＶＲＡＭ）であり、パラレル変
換した４とットデータを順次蓄積する。即ち、バッファ
メモリの役目を果す、ＶＲＡＭ５は例えば４ビツト×６
４にのダイナミックＲＡＭで構成されており、印刷のた
めの１００走査線（マスク）分のビデオデータな記憶で
きる。６はＶＲＡＭ制御回路であり、インタフェース回
路４からＶＲＡＭ５へのビデオデータの書込制御とＶＲ
ＡＭ５から印字データ転送回路８へのビデオデータの読
出制御を行う、９はクロック回路であり、前記ビデオデ
ータの書込みと読出しく印刷）の際の各種クロック信号
を発生する。

１１は印字ヘッドであり、以下の構成を含む。

ｌｉｄは印字素子であり、例えば６４個の抵抗体素子が
垂直−列に並んでいる。何れかの抵抗体素子が通電によ
り加熱されると、対応する部分のインクを沸騰させて発
泡させ、その発泡力でインク滴を印字用紙上に吐出させ
て、印字を行う。

尚、印字素子ｌｉｄは４個置きに４つのブロックに分け
られている。１１ｃは印字ヘッドドライバであり、駆動
信号ＨＥＯ〜ＨＥ３のＬＯＷレベルに従って対応するブ
ロックの素子群を通電可能にする。印字素子１１ｄへの
電源は端子ＶＨから供給されている。７は印字ヘッド制
御回路であり、所定のタイミングにラッチ信号ＬＩを出
力してシフトレジスタｌｌａのビデオデータ（６４ビツ
ト）をラッチｌｌｂに移す、また駆動信号ＨＥＯ〜ＨＥ
３によって印字素子ｌｉｄのグループを時分割駆動する
。電源ＶＨの負担を軽減するためである。８は印字デー
タ転送回路であり、Ｖ　ＲＡ　Ｍ５に蓄積したビデオデ
ータ（最大１００ラスタ）のうちから垂直方向に６４ビ
ツトづつ読み出したビデオデータをシフトレジスタｌｌ
ａに書込む。

３はマイクロプロセッサ（ＭＰＵ）であり、印刷装置１
の主制御を行う、ＭＰＵ３において、３ａはＲＯＭであ
り、ＭＰＵ３が実行する例えば第６図のプログラムを格
納している。３ｂはＲＡＭであり、ＭＰＵ３がワークエ
リアとして使用する。３ｄはタイマであり、各種制御の
目的で時間を計数する。３ｃはボートであり、プリント
機構部１０との間の信号を入出力する。

第２図は実施例のプリント機構部１０の概観図である。

図において、印字へラド１１はキャリジ１２に搭載され
ており、印字の際は不図示のキャリッジ走査モータによ
って水平方向に走査される。１３は印字用紙であり、不
図示の紙送りモータによって矢印方向に送られる。

第３図は実施例のインタフェース回路４のブロック構成
図である０図において、マスク回路４ａにはホストシス
テム２からのビデオデータ（ＶＤＯ）及びビデオクロッ
ク信号（ＶＣＬＫ）が入力している。Ｄフリップフロッ
プ（ＤＦＦ）１４はＶＣＬＫ信号の２分周カウンタを構
成しており、その出力端子Ｑの信号（マスクビット信号
Ｑ）によりＶＤＯ信号をマスキングする。マスクビット
信号Ｑの初期設定はＭＰＵ３が行う、このセットは、例
えばデータバスＤｏ−Ｄ７のうちのビットＤｏに設定値
“１”又は“Ｏ“を載せて、マスクピットセット信号Ｍ
ＢＳＥＴを出力することで行う、尚、ＭＰＵ３がクロッ
クオフ（ＣＬＫＯＦＦ）信号をＨＩＧＨレベルにしてお
くと、ＤＦＦ１４にＶＣＬＫ信号が入力されない、従っ
て、マスクビット信号Ｑは初期設定値を維持する。

シフトレジスタ１５はマスキングされたビデオデータＶ
ＤＯ’を４ドツト毎にパラレル変換する。カウンタ１６
はビデオデータｖＤｏ′が４ビット揃うとリクエスト信
号（ＶＲＥＱ）をＨＩＧＨレベルにしてＶＲＡＭ制御回
路６に通知する。

ＶＲＡＭ制御回路６はＶＲＥＱ信号を受けつけると、Ｖ
ＲＡＭ５にビデオデータＶＤＯ’を格納し、ビデオアク
ノリッジ（ＶＡＣＫ）信号として負のパルス信号を返し
てＶＲＥＱ信号をＬＯＷレベルにする。またＶＡＣＫ信
号はアドレスカウンタ１７の値に＋１する。このアドレ
スカウンタ１７はビデオデータＶＤＯ′を格納すべきＶ
ＲＡＭ５のアドレスを指示するものであり、初期設定は
ＭＰＵ３が行う。

第４図はビデオデータのマスキングの一例を示す図であ
る。第４図の場合は、ホストシステム２は印刷の水平走
査に沿ったビデオデータＶＤＯをシリアルドツト列とし
て送っている。マスク回路４ａはＤＦＦ１４によってビ
デオデータＶＤＯを１ドツト置きにマスキングするので
、ＶＲＡＭ５に格納されるビデオデータＶＤＯ’は１ド
ツト置きに黒データは白データに変換される。

第５図は平面で見たビデオデータのマスキングの一例を
示す図である０例えばＭＰＵ３はビデオデータＶＤＯを
１走査線分受信する毎にマスクビット信号を“Ｏ”と“
１”で交互に初期設定する。そうすると、マスキング後
のビデオデータＶＤＯ′においては黒ドツトの情報が千
鳥状に白データに変換され、モアレを生じない。

尚、ＣＬＫＯＦＦ信号をＨＩＧＨレベルにしておけば、
受信した通りのビデオデータＶＤ○を格納する。

第６図は実施例の印刷動作手順のフローチャートである
。ステップＳｌではＭＰＵ３がマスクビット信号の“１
”又は“Ｏ”をセットする。ステップＳ２ではホストシ
ステム２からビデオデータＶＤＯを受信し、かつマスク
回路４ａでマスキングされたビデオデータＶＤＯ’をＶ
ＲＡＭ５に格納する。ステップＳ３ではＶＲＡＭ５中に
ビデオデータＶＤ○′を６４ラスク分格納されたか否か
を調べ、格納されていなければステップＳＬに戻る。ま
た格納されていればステップＳ４に進み、キャリッジ１
２を移動させて印字ヘッド１１を印字したい位置へ送る
。ステップＳ５ではビデオデータＶＤＯ’を印字データ
転送回路８を介して印字へラド１１に送る。ステップＳ
６では印字ヘッド制御回路７により印字素子ｌｉｄを駆
動する。ステップＳ７では印字１行分（６４ラスタ分）
の印字が終了したか否かを調べ、終了しなければステッ
プＳ４に戻り、キャリッジ１２を移動させる。尚、この
周期（キャリッジ１２の移動速度）は高速印字を行うた
めに速いものである。

また終了ならステップＳ８に進み、紙送りを行う、ステ
ップＳ９では１ペ一ジ分の印字が終了したか否かを調べ
、終了しなければステップＳ１に戻る。

以上述べた如く、マスク回路４ａの働きによってビデオ
データＶＤＯ’においては黒ドツト数が実質半数に減っ
ているので、マスキングしない時に比べて印字ヘッドの
黒のデユーティ比が半減する。従って、マスキングしな
い時の倍の周波数で印字素子を駆動でき、高速印字が可
能になる。

［他の実施例］第７図は他の実施例の印刷装置のブロック構成図である
。尚、第１図と同等の構成には同一番号を付して説明を
省略する。第７図の場合はマスク回路８ａが印字データ
転送回路８に設けられている。

第８図は他の実施例の印字データ転送回路８のブロック
構成図である０図において、転送制御回路２１はＭＰＵ
３からの転送開始（ＳＴＡＲＴ）信号を受けることによ
りＨＲＥＱ信号をＨＩＧＨレベルにしてデータ転送を開
始したことをＶＲＡＭ制御回路６に知らせる。そして、
縦６４ビット分のビデオデータＶＤＯを転送するとカウ
ンタ２２がストップ（ＳＴＯＰ）信号をＬＯＷレベルに
して転送を終了させる。

アドレスレジスタ２０はビデオデータＶＤＯを読み出す
べきＶＲＡＭ５のアドレスを指定する。

アドレスレジスタ２０への初期設定はＭＰＵ３が行う、
加算回路１９はアドレスレジスタ２０の値をビデオデー
タＶＤＯの水平方向幅／４だけ増加させる。即ち、ｉ行
、５列の２次元で表わせば、前のアドレスが（ｉ、ｊ）
なら次のアドレスは（ｉ＋１．ｊ）である、従って、Ｖ
ＲＡＭ５からの水平方向４ビツトづつが順次縦方向に読
み出される。加算回路１９の出力はクロック（ＨＣＬＫ
）信号によってアドレスレジスタ２０に格納され直す、
またアドレスレジスタ２０は本来の出力ＨＡＯ−ＨＡ１
５の下位に２ビツトが付されており、この下位２ビツト
はセレクタ１８に入力されて、ＶＲＡＭ５から読み出さ
れた４ビツトデ一タ信号ＨＤＯ〜ＨＤ３の内の１ビツト
を選択する。

この下位２ビツトのデータは、ＭＰＵ３により、列の選
択を１列づつ変えるべくＯ〜３と変化する。またアドレ
スレジスタ２０の出力ＨＡＯ〜ＨＡ１５はＶＲＡＭ制御
回路６へ入力され、ＶＲＡＭ５のアドレス信号となる。

以上の機能によって印字データ転送回路８はＶＲＡＭ５
中に水平方向順に格納されたビデオデータを垂直方向に
読み出して、印字ヘッド１１へ転送することができる。

尚、マスク回路８ａの構成及び動作は第３図のマスク回
路４ａと同等であり、ビデオデータＨＤＡＴをＨＣＬＫ
信号で１ビツトおきにマスクする。従って、印字ヘッド
１１に転送されるビデオデータＨＤＡＴ’は第９図に示
すようになる。

第１０図は他の実施例の印刷動作手順のフローチャート
である。尚、第６図と同等の工程には同一符号を付して
説明を省略する０図において、ステップＳＩＯではビデ
オデータを６４ラスタ分受信する。ステップＳｌｌでは
マスク回路８ａのマスクビット信号を設定する。その際
、マスクビット信号を“０”と“ｌ”で交互に設定する
ことにより、第５図の場合と同様にビデオデータＨＤＡ
Ｔ’における黒ドツト数が半減し、高速印字が可能とな
る。

尚、上述他の実施例ではマスク回路が印字データ転送回
路に内蔵されているため、第７図のインタフェース回路
４は、いわゆるパラレルデータを受は取るようなもので
も良く、インタフェース方式の自由度が高くなる。

［発明の効果］以上述べた如く本発明によれば、印字ヘッドを付勢する
側の情報を有効に間引くので、印字ヘッドのデユーティ
比が低減し、高速印刷が可能になる。

【図面の簡単な説明】

第１図は実施例の印刷装置のブロック構成図、第２図は実施例のプリント機構部１０の概観図、第３図は実施例のインタフェース回路４のブロック構成
図、第４図はビデオデータのマスキングの一例を示す図、第５図は平面で見たビデオデータのマスキングの一例を
示す図、第６図は実施例の印刷動作手順のフローチャート、第７図は他の実施例の印刷装置のブロック構成図、第８図は他の実施例の印字データ転送回路８のブロック
構成図、第９図はビデオデータの他のマスキングの一例を示す図
、第１０図は他の実施例の印刷動作手順のフローチャート
である。図中、１・・・印刷装置、２・・・ホストシステム、３
・・・マイクロプロセッサ（ＭＰＵ）　、４・・・、イ
ンタフェース回路、４ａ・・・マスク回路、１１・・・
印字ヘッド、１２・・・キャリッジ、１３・・・印字用
紙、１４・・・Ｄフリップフロップ（ＤＦＦ）　、８・
・・印字データ転送回路、８ａ・・・マスク回路である
。特許出願人　　キャノン株式会社第２図第９図第５図第６図第１０図

Claims

【特許請求の範囲】２値データの１又は０についてのみ印刷ドットを付勢し
て印刷をする印刷装置において、原２値データを所定間
隔でマスキングするマスク手段と、前記マスク後の２値データで印刷をする印刷手段を備え
ることを特徴とする印刷装置。