JPH01295293A

JPH01295293A - 暗号回路

Info

Publication number: JPH01295293A
Application number: JP12659588A
Authority: JP
Inventors: Hikari Morita; 光森田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1989-11-28
Anticipated expiration: 2009-06-15
Also published as: JPH0646344B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、データを暗号化または復号化するのに必要
な処理を安全に実現する為の暗号回路に関するものであ
る。

「従来の技術」ＤＥＳ　（１）　　・ＦＢＡＬ　ｌ：２）を代表例とす
るブロック暗号では、■パディングによる暗号解読に手
がかりを与える危険、■既知平文攻略に弱い、■ブロッ
ク単位にデータが挿入され改ざんされても発覚しない危
険がある〔３〕ので、各種暗号利用モードが提案されて
いる〔４〕。

暗号のランダム化機能に加え、ごの各種暗号利用モード
を実現する暗号回路として、第１４図に示すような構成
が提案されている。データを拡散する処理は、主として
アルゴリズム処理部内で処理され、３個の鍵レジスタと
１個の初期値レジスタを備える。制御は、マイクロプロ
グラム制御部により行われる。

一方、暗号鍵を安全に管理するため、暗号回路の外部で
は暗号鍵を暗号化して扱い、暗号回路内部で暗号鍵を元
の平文の形で扱う鍵管理メカニスムが、ＩＳＯから提案
されている〔５〕。

第１４図に示される暗号回路により、この鍵管理メカニ
ズムを実現しようとする場合、２種類の方式が考えられ
る。第１の方式は、鍵管理メヵニズ１、を何回かの処理
に分け、暗号回路を何回も利用して実行する。第２の方
式は、暗号回路中で、若干の回路を付加し、マイクロプ
ログラム処理を追加して対処する方法である。

例えば、Ｅ　（Ａ、Ｂ）、Ｅ　（Ａ、Ｃ）→Ｅ　（Ｃ，
Ｂ）つまり、Ａなる暗号鍵で暗号化されたＢとＣから、Ｃな
る暗号鍵で暗号化されたＢを生成する場合、第１の方式
では八を先ず復号鍵レジスタにセントし、Ｅ　（Ａ、Ｂ
）を暗号回路に入力し、アルコリズム処理部により復号
され、回路外に、値Ｂを出力する。Ｅ（Ａ、Ｃ）を暗号
回路に入力し、同様に復号し回路外に、値Ｃを出力する
。次に、植Ｃを暗号鍵レジスタにセットし、値Ｂをアル
ゴリズム処理部により暗号化して、暗号回路外に取り出
す。

第２の方式では、第１５図の破線に示すような若干の回
路を付加し、次の処理をマイクロプログラム処理として
内部的に実現する。Ａを先ず復号鍵レジスタにセットし
、Ｅ　（Ａ、Ｂ）を、アルゴリズム処理部により復号し
、値Ｂを初期値レジスタに蓄積する。次に、Ｅ　（Ａ、
Ｃ）を暗号回路に入力し、同様に復号したあと暗号鍵レ
ジスタに蓄積する。次に、初期値レジスタに入力された
値Ｂを、暗号鍵レジスタに蓄積された値Ｃにより暗号化
して出力する。

第１の方式の問題は、処理途中で、暗号化されていない
値Ｂ、Ｃが、暗号回路外に取り出されるため、内部処理
を外部から観測しにくいＬＳＩ等で暗号回路を実現して
も、容易に秘密が分かるので、安全」二の欠点が有る。

第２の方式の問題は、第１に回路量が増大し、第２にマ
イクロプログラムにするステップ量が増大することであ
る。更に、マイクロプログラム処理のタイミングに併せ
て、Ａ、Ｅ　（Ａ、Ｂ）、Ｅ（Ａ、Ｃ）の値を取り込む
必要があるので、暗号回路の外に、データ入力を制御す
るタイミング機構が必要となる。

以上の問題は、ここで示した処理内容に限らず、第２図
に示すうち、複合処理モードで特に著しい問題となって
いた。

この発明の目的は、上記国際標準機能Ｃ４，５：１のう
ち、必要な機能を抽出し、経済性（少ハード量と高速性
を合わせもつ）と安全性を考慮した暗号回路を実現する
ことにある。

「課題を解決するだめの手段」この発明によれば第１入力信号は、第１鍵レジスタに入
力し、第２入力信号は、第１・２・３・４セレクタにそ
れぞれ入力し、第３入力信号は、１ビットの第１排他的
論理和回路並びに第５セレフタに入力し、第４入力信号
は、ＡＮＤ回路に入力し、第１出力信号が、第２・３鍵
レジスタにそれぞれ人ノコされ、第１・２・３　ｆｔレ
ジスタの出力は、第６セレクタにそれぞれ入力し、第６
セレクタの出力は暗号処理回路に入力し、第１セレクタ
の出力はブロック連鎖レジスタにパラレル入力され、第
５セレクタの出力信号はブロック連鎖レジスタに下位桁
から左シフトに入力され、そのフロック連鎖レジスタの
出力は、第２排他的論理和回路および第３セレクタにそ
れぞれ入力され、第２排他的論理和回路の出力は、第３
セレクタに入力されるとともに第７セレクタに入力され
、第２セレクタの出力は、第２排他的論理和回路のもう
１つの入力信号に入力され、第３セレクタの出力は、入
力パリテイ回路に入力され、入力パリテイ回路の第１出
力信号は、暗号処理回路に入力され、パリティエラーを
表示する入力パリテイ回路の第２の出力信号は、第２出
力信号として出力され、暗号処理回路の処理結果は、第
４セレクタのもう一つの入力信号として入力され、第４
セレクタの出力は、出力パリテイ回路に入力され、その
出力パリテイ回路の第１の出力信号は第１・２・７セレ
クタに入力され、出力パリテイ回路のパリティエラーを
表示する第２の出力信号は、入力パリテイ回路の第２の
出力信号とともにワイアードオアの形で、第２出力信号
として出力され、第７セレクタの出力信号は第１出力信
号として出力され、出力パリテイ回路の第１の出力信号
のうち上位１ビット信号がＡＮＤ回路のもう一つに入力
され、ＡＮＤ回路の出力は、第１排他的論理和回路のも
う一つの入力信号として入力され、第１排他的論理和回
路の出力は、第５セレクタならびに第３出力信号に出力
される。

つまりこの発明は、上記国際標準機能Ｃ４，５）のうち
、特に３種の暗号利用モードによる暗号／復号処理と、
多階層の鍵管理機能のうち必要な機能を抽出し、回路共
有化に着目して、経済性（少ハード量と高速性を合わせ
もつ）を実現し、かつ暗号回路内で全ての処理を実現出
来る高い安全性を考慮した暗号回路を実現することにあ
る。

少ないバーＦ’　Ｉは、各種利用モード間の共有部分か
多いので実現された。

高速性は、論理深度を浅くするため、セレクタを多用す
ることで実現された。

安全性は、鍵管理処理を含めて暗号回路内部で実現され
ることによる。

この発明では、安全性を高めるため、暗号回路内部で、
多階層の鍵管理メカニズムを実現ずろようにしたので従
来技術における前記第１の方式の欠点を有しない。

又、この発明では、鍵管理メカニズムを何回かの処理に
分け、制御信号と入力データを対にして入力し、データ
入力を制御する複雑なタイミング機構を不用とする。複
雑な処理の場合でも、この制御信号を入力データと対に
して入力する機能により内部のシーケンス処理量を増大
させないで済むので、回路量を増大させずに、柔軟に多
くの処理に対応できる。

また、この発明では、パリティモート有無両方に対応で
きる。これは、ＤＢＳにば賄号鍵Ｑこおいては８ピント
毎にパリティを持つ、パリティ付モートのみの仕様かあ
るか、ＦＥＡＬは１ブロック６４ビット全部をパリティ
なしで扱う暗号鍵仕様とＤＢＳ同様のパリティ付仕様の
両方があるので、この発明によればＤＢＳとＦＥＡＬ両
方に対応可能である。

「実施例」第１図はこの発明の実施例を示す。

第１入力信号は、第１鍵レジスタ１０に入力し、第２入
力信号は、第１・２・３・４セレクタ１１゜１２．１３
．１４にそれぞれ入力し、第３入力信号は、１ビットの
第１排他的論理和回路１５並びに第５セレクタ１６に入
力し、第４入力信号は、ＡＮＤ回路１７に入力し、第１
出力信号が、第２・３鍵レジスタ１８．１９にそれぞれ
入力され、第１・２・３鍵レジスタ１０．１８，１．９
の出力は、第６セレクタ２１にそれぞれ入力し、第６セ
レクタ２１の出力は暗号処理回路２２に入力し、第１セ
レクタ１１の出力はブロック連鎖レジスタ２３にパラレ
ル入力され、第５セレクタ１６の出力信号はブロンク連
鎖レジスタ２３に下位桁から左シフＩ〜に入力され、そ
のブロック連鎖レジスフ２３の出力は、第２排他的論理
和回路２４および第３セレクタ１３にそれぞれ入力され
、第２排他的論理和回路２４の出力は、第３セレクタ■
３に入力されるとともに第７セレクタ２５に入力され、
第２セレクタ１２の出力は、第２排他的論理和回路２４
のもう１つの入力信号に入力され、第３セレクタ１３の
出力は、入力パリテイ回路２６に入力され、入力パリテ
イ回路２Ｇの第１出力信号は、暗号処理回路２２に入力
され、パリティエラーを表示する入力パリテイ回路２６
の第２の出力信ビは、第２出力信号として出力され、暗
号処理回路２２の処理結果は、第４セレクタ１４のもう
一つの入力信号として入力され、第４セレクタ１４の出
力は、出力パリテイ回路２７に入力され、その出力パリ
テイ回路２７の第１の出力信号は第１・２・７セレクタ
１１．］、２．２５に入力され、出力パリテイ回路２７
のパリティエラーを表示する第２の出力信号は、入力パ
リテイ回路２６の第２の出力信号とともにワイアードオ
アの形で、第２出力信号として出力され、第７セレクタ
２５の出力信号は第１出力信号として出力され、出力パ
リテイ回路２７の第１の出力信号のうち上位１ヒツト信
号がＡＮＤ回路１■のもう一つに入力され、ＡＮＤ回路
１７の出力は、第１排他的論理和回路１５のもう−・つ
の入力信号として入力され、第１排他的論理和回路１５
の出力は、第５セレクタ１６ならびに第３出力信号に出
力される。

第１鍵レジスタ１０は外部から入力された暗号鍵を１ブ
ロック分保持し、第２鍵レジスタ１８、第３鍵レジスタ
１９は共に出力パリテイ回路２７経出で暗号鍵を１ブロ
ック分保持する。暗号処理回路２２は暗号化、つまり暗
号鍵によるブロック単位の暗号処理を行い、また復号、
つまり暗号鍵によるブロック単位の復号処理を行う。ブ
ロック連鎖レジスフ２３はパラレル入力されるデータを
プロ・ンク毎保持し、全テークを左へ１ビットシフトし
、最下位（右端）ビットに外から１ヒツト入力し保持す
る。入力パリテイ回路２６はパリティモードでない時は
入力データをそのまま出力し、パリティモードの場合は
パリティチエツクを行ってその結果を出力し、またパリ
ティの付与を行う。

出力パリテイ回路２７はパリティモードでない場合は入
力データをそのまま出力し、パリティモートの場合はパ
リティチエツクをしてその結果を出力すると共にパリテ
ィ削除を行う。

この第１図に示した構成によれば第２図に示す各種の暗
号化処理モードを実行することができる。

第２図においてＥ　（Ａ、Ｂ、Ｃ）はこのモートで暗号
鍵Ａの下でＢを暗号化した値を示し、Ｄ（Δ。

Ｂ、Ｃ）ばＣモートで暗号鍵への下でＢを復号した値を
示す。Ｃは基本モード（ＥＣＢ）、暗号文ブロック連鎖
モート　（ＣＢＣ）、暗号文フィートハックモード（Ｃ
ＦＢ）のいずれかであり、基本モード（ＰＣＢ）はその
表示を省略した。

次に各種モードの処理を説明する。ＥＥＣＢモードば２
ステツプで行われ、第１ステツプでは第３図Ａに示すよ
うに鍵には第２入力信号として入力され、出力パリテイ
回路２７でパリティチエツクがされ、パリティ削除され
た鍵が第２鍵レジスタ１８に格納される。第２ステツプ
では第３図Ｂに示すようにデータｄか第２入力信号とし
て入力され、暗号処理回路２２で鍵にで暗号化処理がさ
れて出力される。

ＤＢＣＢモードも２ステツプで行われ、第１ステツプは
ＥＥＣＢモードの第１ステツプと同じであり、第２ステ
ツプでは第４図に示すようにデータｄが第２入力信号と
して入力され、暗号処理回路２２で鍵ｋにより復号処理
がなされる。

ＥＣＢＣモードは、３ステツプからなる。第１ステツプ
は、ＥＥＣＢモードの第１ステツプと同しで、第２鍵レ
ジスタ１８に暗号鍵ｋを設定する。

第２ステツプは、第５図Ａに示すように第２入力信号の
値を、ブロンク連鎖レジスタ２３に初期値ＩＶとして設
定保持する。

第３ステツプは、第５図Ｂに示すように第２入力信号の
入力データと、ブロック連鎖レジスフ２３に保持された
値との排他的論理和を回路２４で取り、第２鍵レジスタ
１８に蓄積される暗号鍵ｋを使って暗号処理回路２２に
より暗号化され、その結果を、第１出力信号として出力
するとともに、ブロック連鎖レジスタ２３にその値を蓄
積する。

ここで、入力データは、ブロック単位に入力される。つ
まり、第３ステンプが設定された後は、入力データのブ
ロック単位毎に、この処理が繰り返される。この結果、
前の入力データブロックか、フロック連鎖レジスタ２３
を介して、次の出力に影響を与えられることになる。

ＤＣＢＣモードは、３ステツプからなる。第１ステツプ
、第２ステツプは、ＥＣＢＣモートと同様の処理で、暗
号鍵と初期値を設定する。

第３ステンプは、第６図に示すように第２人内借号の入
力データを、第２鍵レジスタ１８に蓄積される暗号鍵ｋ
を使って暗号処理回路２２により復号化し、その結果と
ブロック連鎖レジスタ２３に蓄積される値との排他的論
理和を回路２４で取り、第１出力信号として出力する。

次に、第２人内借号の入力データをブロック連鎖レジス
タ２３に蓄積する。ここて、ＥＥＣＢモードと同様に入
カデータは、ブロック単位に入力され、第３ステツプが
設定された後は、入力データのブロック単位毎に、この
処理が繰り返される。

ここで、重要な事は、第２人内借号の入力データの各ブ
ロックは、暗号処理回路２２の入力となるとともに、ブ
ロック連鎖レジスタ２３の入力ともなることであり、ブ
ロック連鎖レジスタ２３への書き込みは、前の値か、排
他的論理和の処理に使われた後と言うことである。

ＥＣＦＢモードは、２ステツプからなる。第１ステツプ
は、Ｅ　ＩＥ　ＣＢモートの第１ステツプと同じで、第
２鍵レジスタ１８に暗号鍵ｋを設定する。

第２ステツプは、第７図に示すようにフロック連鎖レジ
スタ２３に蓄積されていたその時の値を暗号処理回路２
２に入力し、第２鍵レジスタ１８の鍵ｋを使って暗号化
し、その結果から上位１ビットを取り出し、第４人内借
号と論理積をＡＮＤ回路１７で取り、その値と第３人内
借号との排他的論理和を回路１５で取り、その結果を第
３出力信号として出力するとともに、フロック連鎖レジ
スタ２３の下位ピッＩ・としてレジスタ全体を左１ヒツ
トシフトして入力する。ここで、第３入力信号からの入
力データは、ビット単位に入力される。

つまり、第２ステツプが設定された後は、入力データの
ヒント毎に、この処理か繰り返される。この結果、前の
入力データヒツトが、フロック連鎖レジスタ２３を介し
て、次の出力に影響を与えられる。

ここで、重要なことは、ブロック連鎖レジスタ２３の初
期状態を一つの値に決定するため、第３人内借号のうち
、最初の６４ビット（ブロック暗号の単位ビット数に対
応する。ここでは、６４ビットとした）の入力は、初期
値入力とし、その間、第４人内借号は、′０“とじ、第
３人内借号の６５ヒツト目以降は、これに併せて、第４
人内借号を、“′１”とする。

ＤＣＦＢモードは、２ステツプからなる。第１ステツプ
は、ＤＣＦＢモードの第１ステツプと同しで、第２鍵レ
ジスタ１８に暗号鍵を設定する。

第２ステツプは、第８図に示すようにブロック連鎖レジ
スタ２３に蓄積されていたその時の値を暗号処理回路２
２に入力し、第２鍵レジスタ１８の鍵を使って暗号化し
、その結果から−１−位１ビットを取り出し、第４人内
借号と論理積をＡＮＤ回路１７で取り、その値と第３人
内借号との排他的論理和を回路１５で取り、その結果を
第３出力信号として出力するとともに、第３人内借号の
値をフロック連鎖レジスタ２３の下位ビットとしてレジ
スタ全体を左１ビットシフｌ−して入力する。

ここで、重要なことば、ＢＣＦＢモードとは異なり、第
４人内借号は、常に“′１パとすることである。また、
暗号処理回路の処理は、暗号化（Ｅ）であり、ＣＦＢ−
１の定義に従うことである。

ＯＦＣモードは３ステツプよりなり、第１ステツプはＥ
ＥＣＢモードの第１ステツプと同様で第２鍵レジスタ１
８に鍵ｋが設定される。第２ステツプは第９図へに示す
ように第２人内借号のデータｄ１が暗号処理回路２２で
第２鍵レジスタ１８の鍵により復号され、その結果Ｄ（
ｋ、ｄ、）はブロック連鎖レジスタ２３に設定される。

第３ステツブにおいて第９図Ｂに示すように第２入力伯
号のテークｄ２と、フロック連鎖レジスタ２３のＤ（ｋ
、ｄｌ）との排他的論理和か回路２４でとられ、その出
力が暗号処理回路２２て第２鍵レジスタ１８の鍵により
暗号化されて第１出力信号となる。

ＲＦ　Ｍ　Ｋモードは４ステツプよりなり、第１ステツ
プは第１０図Ａに示すようにマスター鍵ｋか第１鍵レジ
スタ１０に設定される。第２ステツプでは第１０図Ｂに
示すように第２人内借号のデータｄ１が暗号処理回路２
２て第１鍵レジスタ１０の鍵により復号され、その結果
Ｄ　（ｋ、ｄ、）が第２鍵レジスタ１Ｂに設定される。

第３ステンプは第１０図Ｃに示すように第２人内借号の
テークｄ２か暗号処理回路２２で第１鍵レジスタ１０の
鍵により復号され、その結果Ｄ（ｋ、ｄ、）かブロック
連鎖レジスタ２３に格納される。第４ステツプは第１０
図りに示すようにブロック連鎖レジスタ２３のデータＤ
　（ｋ、　　ｄｚ）か暗号処理回路２２て第２鍵レジス
タ１８の鍵Ｄ　（ｋ、ｄ、）により暗号化されて第１出
力信号となる。

Ｒ”ＦＭ　Ｋモードは４ステツプよりなり、第１ステツ
プ、第２ステンプはＲＦＭＫモードの第１ステツプ、第
２ステツプとそれぞれ同じで第１鍵レジスタ１０に鍵ｋ
か、第２鍵レジスタ１８に鍵Ｄ（ｆ、　　ｄ、）　　が
それぞれ設定される。第３ステツプは第１１図Ａに示す
ように第２人内借号のテークｄ２が暗号処理回路２２で
第２鍵レジスタ１８の鍵Ｄ　（ｋ、ｄ、）により復号さ
れ、その結果Ｄ（Ｄ　（ｋ、ｄｌ）、（＋。）がブロッ
ク連鎖レジスタ２３に格納される。第４ステツプは第１
１図Ｂに示すようにフロック連鎖レジスタ２３のデータ
が暗号処理−１路２２て第１鍵レジスタ１０の鍵により
暗号化されて第１出力信号として出力される。

ＥＫＰモートは７ステツプよりなり、第１、第２ステツ
プはＲＦＭＫモードの第１、第２ステツプと同様であり
、第１鍵レジスタ１０に鍵ｋが、第２鍵レジスタ１８に
鍵Ｄ　（ｋ、ｄ、）が設定される。第３ステツプは第１
２図Ａに示すように第２人内借号のテークｄ２が暗号処
理回路２２で第１鍵レジスタ１０の鍵ｌ（により復号さ
れ、その結果Ｄ（ｋ、ｄ２）は第３鍵レジスタ１９に設
定される。

第４ステツプは第１２図Ｂに示すように第２人内借号の
テークｄ３が暗号処理回路２２で第１鍵レジスタ１０の
鍵ｋにより復号され、その結果Ｄ（ｋ、ｄ３）はフロッ
ク連鎖レジスタ２３に設定される。第５ステツプは第１
２図（ユに示すようにフロック連鎖レジスタ２３内のＤ
（ｋ、ｄ３）か暗号処理回路２２で第２鍵レジスタ１８
内の鍵Ｄ　（ｋ。

ａ＋）により暗号化され、その結果Ｅ　（Ｄ　（ｋ。

ｄ、）、Ｄ　（ｋ、ｄ３））はフロック連鎖レジスタ２
３に設定される。第６ステツプは第１２図りに示すよう
にブロック連鎖レジスタ２３のテークか暗号処理回路２
２で第３鍵レジスタ１９の鍵Ｄ　（ｋ。

ａ、）により復号され、その結果Ｄ　Ｉ：Ｄ　（ｋ、　
　ｄ２）。

Ｅ　（Ｄ　（ｋ、　　ｄ、）、　　Ｄ　（ｋ、　　ｄ３
））はプロ・ンク連鎖レジスタ２３に格納される。第７
ステツプは第１２図Ｅに示すようにフロック連鎖レジス
タ２３のデータが暗号処理回路２２で第２鍵レジスタ１
８の鍵Ｄ（ｋ、ｄｌ）により暗号化され、その結果が第
１出力信号として出力される。

ＤＫＰモートは７ステツプよりなり、第１、第２、第３
ステツプはＥＫＰモードの第１、第２、第３モードと同
様であり、第１鍵レジスタ１ｏに鍵ｋが、第２鍵レジス
タ１８に鍵Ｄ　（ｋ、ｄ、）が、第３鍵レジスタ１９に
鍵１つ（ｋ、ｄｚ）がそれぞれ格納される。第４ステツ
プは第１３図Ａに示すように第２人内借号のデータｄ３
が暗号処理回路２２で第２鍵レジスタ１８の鍵Ｄ　（ｋ
、ｄ、）により復号され、その結果Ｄ　（Ｄ　（ｋ、　
　ｄｌ）、　　ｄ３）がブロック連鎖レジスタ２３か格
納される。第５ステツプは第１３図Ｂに示すようにプロ
・ンク連鎖レジスタ２３のテークか暗号処理回路２２で
第３鍵レジスタ１９の鍵Ｄ（ｋ、ｄ２）により暗号化さ
れ、その結果Ｅ　（Ｄ　（ｋ、　　ｄ２）、　　Ｄ　（
Ｄ　（ｋ、　　ｄ、）。

ｄ３））がフロック連鎖レジスタ２３に格納される。第
６ステ・ンプば第１３図Ｃに示すようにフロック連鎖レ
ジスタ２３のデータか暗号処理回路２２で第２鍵レジス
タ１８の鍵Ｄ　（ｋ、ｄ、）により復号され、その結果
Ｄ　（Ｄ　（ｋ、　　ｄ、）、　　Ｅ　ｌ：Ｄ　（ｋ。

ｄ２）、　　Ｄ　（Ｄ　（ｋ、　　ｄｌ）、　　ｄ３　
）　）　）はプロソク連鎖レジスフ２３に格納される。

第７ステツプは第１３図りに示すようにブロック連鎖レ
ジスフ２３のデータが暗号処理回路２２で第１鍵レジス
タ１．０の鍵ｋにより暗号化され、その結果は第１出力
信号として出力される。

以上述べたようにこの発明の暗号回路によれば各種のモ
ートの処理を行うことができる。

この発明はＤＢＳ、ＦＥＡＬなとブロック暗号一般に適
用可能である。またそのブロック幅は６４ビットに限ら
ない。

「発明の効果」この発明によれば一部の回路を各種モードで共有化する
ことで少ないハード量で暗号回路か実現できる。この為
、１チツプのＬＳＩで上記の機能が実現でき、鍵レジス
タを内蔵するので暗号鍵を直接読み出せない等、秘密が
漏れない機能が実現できる。少ないハード量の為、高密
度な１．、、ＳＪ技術など高度な技術を要しない。この
発明の安全性は、鍵管理処理を含めて暗号回路内部で、
全て実行されることで実現できる。

又、この発明は、鍵管理メカニズムを何回かの処理に分
け、制御信号と入力データを対にして入力し、データ入
力を制御する複雑なタイミング機構を不用とする。また
、複雑な処理の場合でも、この制御信号を入力データと
対にして入力することにより内部のシーケンス処理量を
増大させないで済むので、回路量を増大させずに、柔軟
に多くの処理に対応できる。

（１）Ｕ、Ｓ、八、Ｄｅｐａｒｔｍｅｎｔ　　ｏｆ　　
Ｃｏｍｍｅｒｃｅ／　　ＮａｔｉｏｎａｌＢｕｒｅａｕ
　　ｏｆ　　５ｔａｎｄａｒｄｓ、　　　”Ｄａｔａ　
　ＥｎｃｒｙｐｔｉｏｎＳｔａｎｄａｒｄ、’　ＦＩＰ
Ｓ−ＰＵＢ−４６（Ｊａｎ、、１９７７）。

（２）清水、宮口＝［高速テータ暗号アルゴリスムＦＥ
ＡＬＪ、電子情報通信学会論文誌り、　Ｖｏｌ。

Ｊ７０−Ｄ、　　Ｎｏ、　７．　ｐｐ、１４１．３−１
４２３　（昭和６２年７月）。

（３］池野、小山＝　「現代暗号理論」、電子情報通信
学会刊、第４章、（昭和６１年９月）。

（４：ｌ　Ｉ　５８３７２　：　”Ｉｎｆｏｒｍａｔｉ
ｏｎ　Ｐｒｏｃｅｓｓｉｎｇ−Ｍｏｄｅｓ　ｏｆ　０ｐ
ｅｒａｔｉｏｎ　ｆｏｒ　ａ　６４−ｂｉｔ　Ｂｌｏｃ
ｋ　ＣｉｐｈｅｒＡｌｇｏｒｉｔｈｍ”　（Ｉ　Ｓ　Ｏ
刊行物）。

（５）Ｉｓ○／　Ｄ　Ｐ８７３２　：　”Ｂａｎｋｉｎ
ｇ−ｋｅｙ　ｍａｎａｇｅ−ｍｅｎｔ（Ｗｈｏｌｅｓａ
ｌｅ）″（Ｉ　ＳＯ刊行物）

【図面の簡単な説明】

第１図はこの発明の暗号回路を示す図、第２図は各種処
理モードを示す図、第３図はＥＥＣＢモードの処理を示
す図、第４図はＤＢＣＢモードの処理を示す図、第５図
はＥＣＢＣモードの処理を示す図、第６図はＤＣＢＣモ
ードの処理を示す図、第７図はＥＣＦＢモートの処理を
示す図、第８図はＤＣＦＢモードの処理を示す図、第９
図はＯＦＧモードの処理を示す図、第１０図はＲＦＭＫ
モードの処理を示す図、第１１図ばＲＴＭＫモードの処
理を示す図、第１２回はＥＫＰモートの処理を示す図、
第１３図はＤＫＰモードの処理を示す図、第１４図、及
び第１５回はそれぞれ従来の暗号回路を示すブロック図
である。特許出願人　　日本電信電話株式会社

Claims

【特許請求の範囲】

（１）第１入力信号は、第１鍵レジスタに入力し、第２
入力信号は、第１・２・３・４セレクタにそれぞれ入力
し、第３入力信号は、１ビットの第１排他的論理和回路
並びに第５セレクタに入力し、第４入力信号は、ＡＮＤ
回路に入力し、第１出力信号が、第２・３鍵レジスタにそれぞれ入力さ
れ、第１・２・３鍵レジスタの出力は、第６セレクタに
それぞれ入力し、その第６セレクタの出力は暗号処理回
路に入力し、上記第１セレクタの出力はブロック連鎖レジスタにパラ
レル入力され、上記第５セレクタの出力信号は上記ブロ
ック連鎖レジスタに下位桁から左シフトに入力され、そ
のブロック連鎖レジスタの出力は、第２排他的論理和回
路および上記第３セレクタにそれぞれ入力され、第２排
他的論理和回路の出力は、上記第３セレクタに入力され
るとともに第７セレクタに入力され、上記第２セレクタ
の出力は、第２排他的論理和回路のもう１つの入力信号
に入力され、上記第３セレクタの出力は、入力パリテイ
回路に入力され、その入力パリテイ回路の第１出力信号
は、上記暗号処理回路に入力され、パリテイエラーを表
示する上記入力パリテイ回路の第２の出力信号は、第２
出力信号として出力され、上記暗号処理回路の処理結果
は、上記第４セレクタのもう一つの入力信号として入力
され、上記第４セレクタの出力は、出力パリテイ回路に
入力され、その出力パリテイ回路の第１の出力信号は上
記第１・２・７セレクタに入力され、上記出力パリテイ
回路のパリテイエラーを表示する第２の出力信号は、上
記入力パリテイ回路の第２の出力信号とともにワイアー
ドオアの形で、第２出力信号として出力され、上記第７
セレクタの出力信号は上記第１出力信号として出力され
、上記出力パリテイ回路の第１の出力信号のうち上位１
ビット信号が上記ＡＮＤ回路のもう一つに入力され、そ
のＡＮＤ回路の出力は、上記第１排他的論理和回路のも
う一つの入力信号として入力され、その第１排他的論理
和回路の出力は、上記第５セレクタならびに第３出力信
号に出力される暗号回路。