JPH01300338A - 浮動小数点乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 正規化数の他に非正規化数も入力オペランドとする高速
浮動小数点乗算器に関し、 多次のブースのアルゴリズムを用いる場合の乗算器の遅
延時間を短くすることを目的とし、正規化数と非正規化
数を入力オペランドとし、３次以上のブースのアルゴリ
ズムを用いる浮動小数点乗算器において、非正規化数を
正規化数に変換する回路と、３倍数を含む倍数発生器を
並設し、入力オペランドが正規化数であればそれを倍数
発生器側へ、また非正規化数であればそれを変換回路へ
入力するセレクタを設けるよう構成する。

〔産業上の利用分野〕

本発明は、正規化数の他に非正規化数も入力オペランド
とする高速浮動小数点乗算器に関する。

浮動小数点演算される数のビット長は最近長くなる傾向
にあり、倍精度６４ビツト長などがよく使用される。ま
た演算数（入力オペランド）のフォーマットとしては、
ＩＥＥＥ標準フォーマットが使用されることが多い。

ＩＥＥＥ標準フォーマットでは数例えば０．００１１０
・・・・・・ｌは正規化して仮数部１．ｌＯ・・・・・
・ｌと、小数点のシフト量を示す指数部で表わし、仮数
部１．ｌＯ・・・・・・ｌの最初は１である。しかし０
．００・・・・・・とＯが多数続き、指数部の全部を使
っても（それだけ小数点をシフトしても）まだ１が現わ
れない場合は、非正規化数とし、仮数部を０．００１０
・・・・・・１などとし。

バイアスがかかった指数部を０００・・・・・・０とす
る。

更に小さい数では仮数部全部が０になるが、かかる数は
アンダーフローとして演算対象外とする。

結局、非正規化数は正規化数より小さくアンダーフロー
より大きい数として例外的に現われる。演算器としては
正規化数しか扱わないものもあるが、正規化数と上記非
正規化数の両方を扱うものもあり、本発明は後者の演算
器に係るものである。

非正規化数も扱う演算器では、演算に当って演算対象（
入力オペランド）が正規化数か非正規化数かを知り、そ
れに応じた処理をしなければならない。ところでＩＥＥ
Ｅ標準フォーマントの入力オペランドは仮数部を見ただ
けでは正規化数か非正規化数かは分らない。これは、仮
数部の先頭（上記の１．またはＯ，）は隠れビットとし
て仮数部から除いてしまうことによる。しかし、正規化
数か非正規化数かは指数部を見れば分り、指数部が１以
上なら正規化数、オール０なら非正規化数である。

入力オペランドのビット長の増加に従って乗算器の乗算
アレイ　（又はトリー）は、多次のブースのアルゴリズ
ムを用いることで高速化が図れる。

また入力オペランドに非正規化数を含む場合、従来方式
では入力オペランドをランプ数変換回路に入力し、その
出力に対し乗算処理を行なうが、これでは遅延が大にな
る２本発明はこの点を改善して高速化を図るものである
。

〔従来の技術〕

浮動小数点の乗算を行う場合、一般に仮数部のビット幅
が大きくなるとブースのアルゴリズムが使用されること
が多い。これは例えば２次のブースのアルゴリズムを使
用した場合、乗算アレイまたはトリーのハード量が約１
／２になり、伝播遅延時間も約１／２になるためである
。

さらに仮数部のビット数が増えた場合には３次のブース
のアルゴリズムを使用するのがよく、これにより乗算ア
レイまたはトリーのハード量を２次のブースを使用した
場合の約２／３にすることができる。しかし、実際には
６４ビット程度の演算では３次のブースのアルゴリズム
を使用せず２次のブースを使用することが多い。これは
、２次のブースのアルゴリズムでは被乗数と被乗数の２
倍の数が必要なのに対して、３次のブースのアルゴリズ
ムでは被乗数と被乗数の２．３，４．倍の数が必要なた
めである。２進数の場合、ある数の２倍の数は１ビツト
の左シフト、４倍の数は２ビツトの左シフトで得られる
ためハード量、遅延の増加は問題にならないが、３倍の
数を得るためには被乗数と被乗数を左に１ビツトシフト
した数を加算する必要があり、遅れが生じる。このため
、乗算アレイまたはトリーの遅延が短くなっても、被乗
数オペランドの３倍数の生成時間を加えると、全体の遅
延は２次のブースのアルゴリズムを使用した場合よりも
大きくなる傾向にある。

また前述のように最近は浮動小数点のフォーマットとし
てはｒＥＥＥフォーマットが使用されることが多い、　
ＩＥＥＥフォーマットでは例えば３２ビツトに対する倍
精度フォーマットは、符号ピントが１ビツト、指数部が
１１ビツト、仮数部が５２ピント、計６４ビットで表現
される。正規化数の場合には仮数部にはかくれビット１
があり、必ず、ｌ。

×××××のように表現され、指数部はバイアスがかか
っており正の数しか取りえない、また、ＩＥＥＥフォー
マットでは０（アンダーフロー）と最小の正規化数の間
に非正規化数が存在し、非正規化数はバイアスがかかっ
た指数部が０、仮数部はがくれビットが０で０．×××
××で表現される。

また前述のように、ＩＥＥＥフォーマットの乗算を行う
場合には、この非正規化数が問題となる。正規化／非正
規化でみると入力オペランドの種類としては、２つのオ
ペランド（Ｘ、Ｙ）がともに正規化数の場合、１つが正
規化数で他の１つが非正規化数の場合、２つとも非正規
化数の場合が考えられる。

非正規化数のオペランドを含む乗算を行う場合にはその
まま乗算すると仮数部が桁落ちするため通常は非正規化
数をラップ数に変換してから乗算を行う、ランプ数とは
非正規化数の仮数部を正規化しくかくれビットを１とし
）、指数部を２の補数表示として負数を表現した数であ
る。したがって、乗算の前処理としてラップ数変換回路
が必要となる。第３図に、３次のブース・アルゴリズム
を使い、ＩＥＥＥフォーマットの非正規化数を扱うこと
のできる浮動小数点乗算器の一般的なブロック図を示す
。

図示のようにこの方式ではＸ、Ｙオペランドをランプ数
変換回路１１に加え、非正規化数ならう・ノブ数変換を
する。オペランドが正規化数か非正規化数かはオペラン
ドチエツクフラグＦＬＧが示すから、これにより上記処
理が可能である。非正規化数をラップ数変換すると指数
部は負になる（正規化数では指数部が負にならないよう
にバイアスするが、非正規化数はこのバイアスでは足り
ず、負になる）が、これは指数部加算を減算（負の加算
）とするだけで済む。なお指数部が負の正規化数をラッ
プ数という。

ラップ数変換回路１１を通ったＸ、Ｙオペランドの指数
部ｅｚ、ｅｙ　は指数部加算器１２へ加えられ、仮数部
Ｍｘ、Ｍｙは３倍数発生器１４．３次ブースのデコーダ
１３．３次ブースのセレクタ１５、乗算トリー１６、お
よび部分積加算器１７で構成される乗算部に加えられて
乗算され、積２−Ｘ−Ｙの仮数部および指数部Ｍ　ｏ　
＊　　ｅ　ｏが求められる。

３次ブースのセレクタ１５へは、仮数部Ｍｘと、３倍数
発生器１４からの該Ｍｘの３倍数と、２倍数および４倍
数（これらは１５でシフトして入力することによって発
生する）とが入力され、これらが、３次ブースのデコー
ダ１３の出力により選択されて乗算トリー１６へ入力さ
れ、最終部分積が求められて、それらが加算器１７で加
算され、仮数部Ｍｏとなる。指数部加算器１２ではオベ
ラ゛ンドＸ、Ｙの指数部ｅｚ、ｅｙの加算または減算が
行なわれ、その結果が指数部ｅｏになる。

２次のブースのアルゴリズムを表１に、また３次のブー
スのアルゴリズムを表２に示す。ここで、Ｘを被乗数、
Ｙを乗数とする。またｆｕｎｃはブースのセレクタで選
択されるべき数を示す、つまり、Ｘは被乗数そのもの、
２Ｘは被乗数の２倍数（１ビツト左ヘシフトした数）、
３Ｘは被乗数の３倍数である。

表１ Ｙ−Σ（ｙ２ｉ　”　）’２１＋１−ｙ２ｉ＋２　）・
２表２ Ｙ＝Σ（ｙｊｉ　＋ｙｓ＋＋ｔ　＋２３’ｓｉ＋２”　
３ｉ＋２　）・２この第３図の乗算回路の遅延時間は乗
算器本体の遅延に３倍数発生器とラップ数変換回路の遅
延を加えた遅延時間となる。前に述べたようにこの回路
ブロックのハード量は入力オペランド６４ビツト長程度
の場合、２次のブースの乗算器よりも少なくなるが、全
体の遅延時間は大きくなる傾向にある。

〔発明が解決しようとする課題〕

本発明はこの点を改善し、多次のブースのアルゴリズム
を用いる場合の乗算器の遅延時間を短くすることを目的
とするものである。

〔課題を解決するための手段〕

第１図に示すように本発明では、ラップ数変換回路１１
と３倍数発生器１４を並列に置き、またセレクタ１８を
設け、これにオペランドチエツクフラグＦＬＧを入力す
る。他は第３図と同じで、１２は指数部加算器、１３は
３次ブースのデコーダ、１５は３次ブースのセレクタ、
１６は乗算トリー、１７は部分積加算器である。

入力オペランドＸ、Ｙには、正規化数の他に非正規化数
も認める。浮動小数点のフォーマントにはＩＥＥＥ標準
フォーマントを予定するが、これ以外のフォーマントで
もよい。ＩＥＥＥ標準フォーマント以外のフォーマント
のときは、その非正規化数を正規化数に変換する回路を
ラップ数変換回路１１の代りに用いる。

〔作用〕

オペランドＸ、Ｙが共にＩＥＥＥ非正規化数の場合、積
ｚ＝ｘ　−ｙはアンダフローになり、演算対象外である
。またオペランドＸ、Ｙが共に正規化数の場合は、ラッ
プ数変換は不要である。従ってラップ数変換回路が必要
なのはオペランドＸ、Ｙの一方がＩＥＥＥ非正規化数、
他方がＩＥＥＥ正規化数の場合だけである０本発明は該
一方の非正規化数（ＤＮＮ）をラップ数変換回路１１へ
加え、他方の正規化数（ＮＮ）を３倍数発生器１４と３
次ブースのセレクタ１５に加える。この振分けをセレク
タ１８が行なう。後は第３図と同様であり、部分積加算
器１７と指数部加算器１２より、積２の仮数部Ｍｏと指
数部ｅｏが得られる。

この回路では、オペランドＸが正規化数でオペランドＹ
が非正規化数の場合は図示のようにＸ。

Ｙが割当てられるが、オペランドＸが非正規化数でオペ
ランドＹが正規化数の場合は図示とは反対にＸ、Ｙが割
当てられる。これは、前者ではＸ・Ｙの乗算が行なわれ
、後者ではＹ−Ｘの乗算が行なわれることになるが、Ｘ
　−Ｙ＝Ｙ　−Ｘであるから問題でない。

また−船釣に入力オペランドは入力時に正規化数、非正
規化数のチエツクをおこなわなければならないので、ど
ちらのオペランドが非正規化数かのフラグは得られ、こ
のフラグを前記フラグＦＬＧとすることができる。

この回路では３倍数発生とラップ数変換が同時に行なわ
れるので、第３図ではこれらの処理の時間の和が所要遅
延時間であったものが、本発明ではランプ数変換回路ま
たは３倍数発生回路の各遅延時間のどちらか大きい方と
なる。

正規化数どうしの乗算の場合にはラップ数変換は必要な
く、変換回路１１はスルー状態になる。

しかし、乗算器のサイクルタイムは最大の遅延時間で決
まるから、正規化数×非正規化数の場合のそれになる。

〔実施例〕

第２図に本発明の実施例を示す、最近の傾向として演算
のスルーブツトを向上させるために浮動小数点乗算器は
パイプライン構成とすることが多（、本発明もパイプラ
イン構成としたときにより大きな利点が得られる。

本実施例は第１パイプライン・ステージとして、ラップ
数変換回路１１と３倍数発生器１４、第２パイプライン
・ステージとして乗算トリー１６、ブースのデコーダ１
３、セレクタ１５等でパイプラインを切った場合である
。従来は２次のブース・アルゴリズムを使用するか、第
３図の構成の３次ブース構成でパイプライン化していた
わけであるが、本実施例と比較すると２次のブースの乗
算器に対しては第２ステージの遅延が小さ（、従来の３
次ブースの乗算器に対しては第１ステージの遅延が小さ
くなる。パイプライン処理は、クロックで各レジスタ間
をデータが転送して行なわれ、最も処理の遅いステージ
が律速する。第２図では演算部のステージ２が高速化さ
れるので、前処理部のステージ１が律速となり、これも
従来方式より高速化され、従って全体として一層の高速
化が可能である。

本実施例のステージ１の遅延時間は３倍数発生回路とラ
ップ数変換回路の遅延の内でどちらか大きい方となるが
オペランド長が６４ビット程度の場合はこれらの回路の
遅延はほぼ同じ（らいになるため従来例と比較して約１
／２の値になると考えられる。また第２ステージの遅延
は３次ブース・デコーダ＋３次ブース・セレクタ＋３次
ブースの乗算トリーの遅延となり、−船釣に言って２次
のブースの乗算器と比較して約２／３の遅延時間となる
。

本発明は３次以上のブースのアルゴリズムを用いる浮動
小数点乗算器にも適用できる。たとえば４次１５次のブ
ースのアルゴリズムを用いる場合には、倍数としてはそ
れぞれ０〜８倍１０〜１６倍の数が必要となる。この中
でシフト処理で発生できない数はそれぞれ、３倍、５倍
、７倍／３倍。

５倍、７倍、９倍、１１倍、１３倍、１５倍の数であり
、これらは３倍数と同様にシフト処理＋被乗算数（Ｘ）
の加算で得られる。そこでたとえば４次のブースを使用
する場合には、第１図の×３発生器１４と並列に×５及
び×７発生器を接続しこの出力を１５セレクタにて選択
することで実施することができる。なおこの場合の×５
．ｘ７発生器の遅延時間は×３発生器の遅延とほぼ同じ
である。

〔発明の効果〕

以上説明したように本発明にれば、３倍数発生器と正規
化数に変換する回路とを並行動作させるので、多次のブ
ースのアルゴリズムを用いる乗算器の遅延時間を短くす
ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例を示すブロック図、第３図は従
来例の説明図である。 第１図でＸ、Ｙは入力オペランド、１８はセレクタ、１
１は非正規化数を正規化数に変換する回路、１４は倍数
発生器である。

Claims (1)

1. 【特許請求の範囲】 １、正規化数と非正規化数を入力オペランドとし、３次
   以上のブースのアルゴリズムを用いる浮動小数点乗算器
   において、 非正規化数を正規化数に変換する回路（１１）と、３倍
   数を含む倍数発生器（１４）を並設し、入力オペランド
   （Ｘ、Ｙ）が正規化数であればそれを倍数発生器（１４
   ）側へ、また非正規化数であればそれを変換回路（１１
   ）へ入力するセレクタ（１８）を設けたことを特徴とす
   る浮動小数点乗算器。