JPH01302442A - 図形処理機能を有するデータ処理システム用のソフトウェア形成可能なメモリ構成 - Google Patents

図形処理機能を有するデータ処理システム用のソフトウェア形成可能なメモリ構成

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JPH01302442A
JPH01302442A JP63297175A JP29717588A JPH01302442A JP H01302442 A JPH01302442 A JP H01302442A JP 63297175 A JP63297175 A JP 63297175A JP 29717588 A JP29717588 A JP 29717588A JP H01302442 A JPH01302442 A JP H01302442A
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  • Image Processing (AREA)
  • Memory System (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は図形処理機能を有するデータ処理システムに関
し、特に、この種データ処理システム用のメモリ構成に
関する。
〔従来の技術及びその課題〕
図形処理機能を有するデータ処理システムにおいて、図
形応用プログラムを実行するシステム・プロセッサは、
表示されるべき事柄を示す信号を出力する。即ち、この
表現形態は一般に形式上大概かつ簡潔である。この種形
式は表示モニタの直接制御には向いていない。即ち、比
較的大概な表現形態を、表示を制御するのに使用できる
表現形態に変換することが必要である。こういった変換
は図形表現と呼ばれている。即ち、ラスター表示モニタ
を使用するシステムでは、変換された表現形態を含む情
報はフレーム・バッファと呼ばれている。
表示の動的態様を反映するため、著しくは異なる応用プ
ログラムから生成された画像を表示するために、フレー
ム・バッファの表示形態はその内容を再書込みすること
によって、部分的又は全体に亘って頻繁に更新しなけれ
ばならない。各更新操作を行うためには、フレーム・バ
ッファの物理的表示形態を記憶しているメモリをアクセ
スする必要がある。一般に、各更新操作では、フレーム
・バッファ・メモリにおける比較的多数のメモリ位置を
アクセスしなければならない。表示の速度は図形メモリ
・アクセスに対する要求によって制限を受ける、即ち、
所定時限（「メモリ帯域帯」）にて読み出し又は書き込
みを行うことができる図形メモリ　（フレーム・バッフ
ァ・メモリ）におけるビット数が大きければ大きい程、
図形処理機能は一層高まる。２ボ一ト式ビデオＲＡＭを
使用することによって、リフレッシュ・アクセスとは無
関係に更新アクセスが高められ、この結果、更新の帯域
幅要求が幾分容易となる。しかし、図形操作に関するこ
の態様には、実時間動的表示を達成する上で大きな問題
が残されている。
図形メモリ帯域幅は、図形メモリを備えたメモリ・パッ
ケージ（チップ）の個数に依存しており、パッケージ当
りの入出力ピン数によって倍数化される。即ち、チップ
製品は１メモリ・トランザクションにてアクセスするこ
とができる最大可能ビット数をなす。従って、帯域幅は
この最大値とメモリ・トランザクションに要求される時
間との関数である。
広帯域幅を得るという観点からすれば、比較的多数の入
出力ピンを使用することが好ましい。しかしながら、メ
モリ・チップ設計における近時の開発から、チップ当り
のビット数は急増しているが（「高密度化」と呼ばれる
）、チップ当りの入出力ピンの数は比較的に一定に保た
れている。高密度チップでは低密度チップに比して構成
要素のコストが低くなっている。更に、高密度チップを
使用する設計によれば、低密度チップを使用する設計で
要求されるよりも、メモリ・チップに対しボード・スペ
ースを小さく割り合でることができる。その上、経済的
な全体設計を達成する上でも有効である。従って、この
種高密度チップは設計選択上好ましいものである。しか
し、こういったチップを使用するとき、低密度チップを
使用するときに比して入出力ピンがより少なくなるきら
いがある。このためメモリ入出力帯域幅が狭くなり、図
形処理性能を低下させる。
十分な帯域帯を得るために、実際にフレーム・バッファ
情報を記憶するのに必要とされるよりも多くのチップを
使用すれば、メモリの中には事実上無駄になるものもで
て（る。
このため、大規模図形メモリ帯域幅を備えると同時に、
メモリを備えた全メモリ要素の有効利用をなすメモリ構
成を設けることが好ましい。
こういったメモリ帯域幅を拡大することによって図形処
理性能を改善しようとする場合、有効に使用され得る構
成を備えなければならない。従来の図形表現操作の多く
は、特性上、高度に増分された一連のステップによって
実行される。即ち、特定のフレーム・バッファ画素の数
値は、隣接したフレーム・バッファの画素に関する更新
値がわかるまで更新することができない（即ち、フレー
ム・バッファ・メモリへの再書込みができない）。
この種増分操作を用いることによって実行されるフレー
ム・バッファの更新には、比較的小さなビット数をそれ
ぞれ含む頻繁なメモリ・トランザクションが要求される
。この種図形処理システムの表現性能は、メモリ・トラ
ンザクションに要される時間を低減することによって改
善することができるが、トランザクションにてアドレス
指定され得るビット数を増加しても大幅に改善されるこ
とはない。
このため、改善されたメモリ帯域幅を有効に利用するこ
とができる図形処理システム構成を提供することが望ま
しい。
本発明の目的は、大幅に拡大された帯域幅をもたらすと
共に高度に並列化した図形表現サブシステムの使用に適
した、図形処理機能を有するデータ処理システム用のメ
モリ構成を提供することにある。本発明の目的はまた、
比較的経済的に実現することができ、このためロー・エ
ンド・システムでの使用に適したメモリ構成を提供する
ことにある。更に、本発明の目的は、図形メモリ及びシ
ステム・メモリの二者間にてメモリを割り付けすること
により、システムで使用するようにしたこの種構成を提
供することにある。本発明の更に別の目的は、特定の応
用及び特定のシステム構成の必要性に応じて、メモリを
柔軟に（ソフトウェア構成可能に）割り合でるようにし
たこの種構成を提供することにある。
〔課題を解決するための手段及び作用〕プロセッサとプ
ロセッサ・バスとを有するデータ処理システムでの使用
のために、本発明によるメモリ・モジュールは前記プロ
セッサ・バスにつながれたインターフェースと、前記イ
ンターフェースにつながれたモジュール・バスとを有し
ている。前記メモリ・モジュールは更に、要素オリジン
に関してアドレス指定可能な等しい数のメモリ位置がそ
れぞれ設けられ、表示手段につながれた出力回路構成体
につながれている直列出力ポートと、ランダム・アクセ
ス・ポートとをそれぞれ有するに個のメモリ要素を有し
ている。
前記メモリ・モジュールはまた、要素オリジンに関する
１つのアドレス位置を各前記メモリ要素に対して並列に
供給すると同時に、対応ずにメモリ位置を各前記メモリ
要素にてアドレス指定するアドレス指定手段を有してい
る。また前記対応するメモリ位置はアドレス指定された
位置アレイを含んでいる。
制御手段は前記モジュール・バスにつながれ、各前記メ
モリ要素の前記ランダム・アクセス・ポートにより前記
メモリ要素と相互に並列につながれて、本手段と前記ア
ドレス指定された位置アレイとの間で信号に関するメモ
リ転送を並列になすようにしている−０前記アドレス指
定手段は、第１種のプロセッサ・アドレス信号に応答し
て、隣接するメモリ要素位置の第１のセットにある位置
アレイを指定するアドレス信号を供給すると共に、第２
種のプロセッサ・アドレス信号に応答して、隣接するメ
モリ要素位置の第２のセットにある位置アレイを指定す
るアドレス信号を供給する。
好ましい実施例において、前記第１種のプロセッサ・ア
ドレス信号はシステム・メモリ・スペースをアドレス指
定し、隣接位置に関する前記第１のセットはシステム・
メモリ用のメモリ機構を備えている。プロセッサ・シス
テム・メモリ書込み動作のとき、シーケンス・モジュー
ル・バス・サイクルにて供給されたプロセッサ書込みの
データ・ワード信号は多重化されて前記制御手段に転送
され、システム・メモリのアドレスされたアレイ位置に
並列に書き込まれる。プロセッサ・システム・メモリ読
出し動作のとき、データ・ワード信号はシステム・メモ
リのアドレスされたアレイ位置から並列に読み出され、
シーケンス・モジュール・バス・サイクルにて多重化さ
れてモジュール・バスに送出され、更に前記プロセッサ
に転送される。
隣接位置に関する前記第２のセットはｘｘｙ形式のフレ
ーム・バッファの画素（ｘ、ｙ）を記憶する図形フレー
ム・バッファ・メモリ機構を備えている。また前記メモ
リ要素の前記直列出力ポートと前記出力回路機構との間
の結線を通して前記メモリ要素位置を前記フレーム・バ
・ソファにマツピングするようにしている。前記フレー
ム・バッファ・メモリ機構は、おのおのが前記フレーム
・バッファに関して所定のオリジンを有する複数のフレ
ーム・バッファ画素アップデイト・アレイとしてアドレ
ス指定可能であり、また各前記隣接位置は前記アップデ
イト・アレイのオリジンに関してオフセットによりアド
レス指定可能である。前記アップデイト・アレイは、並
列メモリ・トランザクションにて同時に更新可能である
Ｗ×Ｈ形式のフレーム・バッファ画素を備えている。ま
た、前記アップデイト・アレイのセットは前記フレーム
・バッファを構成している。前記プロセッサは入出カス
ペース・アドレス信号を使用して前記フレーム・バッフ
ァの画素を直接アドレス指定することができる。また、
前記モジュール・アドレス指定手段は前記入出カスペー
ス・アドレス信号に応答して、アレイ・オリジンを指定
するアドレス位置信号を供給すると共に、前記指定され
たアレイ内にてオフセットを指定するマスク情報信号を
供給する。前記制御手段は前記マスク情報信号に応答し
て、前記転送されたアップデイト・アレイ信号から、前
記プロセッサ・アドレス信号によって指定された画素信
号を選択する。即ち、前記プロセッサ・アドレス信号に
よって指定された位置にプロセッサ・データ信号を書き
込む。前記プロセッサはプロセッサ・システム・メモリ
動作要求と、コントローラ・アトミック図形動作とを仲
裁する。
システム・メモリとフレーム・バッファ・メモリ機構と
の三者間のメモリ区分は、前記プロセッサの書込み可能
メモリ機構に記憶されているパラメータによって指定さ
れる。
本発明の別の態様によれば、メモリ要素の多重アレイは
多重制御手段によって保護されて、メモリ要素アレイよ
りも大きさが大きいアップデイト・アレイをもたらすよ
うになしている。換言すれば、メモリ要素のアドレス指
定された位置に記憶されたビット数よりも大きいビット
数に対応する画素奥行きをもたらすようになしている。
〔実施例〕
第１図を参照すると、図形サブシステム１０（メモリ・
モジュール）はプロセッサ・バス１４を通してプロセッ
サ５０のポート５２に接続されているニハ′ス１４はプ
ロセッサ５０とサブシステム１０との間で信号（指定デ
ータ又はアドレス）を伝送できるようにされ、バス・イ
ンターフェース１２を通してサブシステム１０に接続さ
れている。サブシステム・データ・バス１６（モジュー
ル・バス）はインターフェース１２に接続されている。
図形サブシステムには、アレイＡＸＢ＝Ｋに配置された
に通常型２ポート・ビデオＲＡＭ千ノブからなるバンク
２０を備えたメモリが設けられている。各チップ（メモ
リ要素）は、チップのオリジンに関してアクセス可能で
ある複数の記憶位置を同数ずつ有している。バンク２０
を構成するチップのランダム・アクセス・ポートは制御
装置１８を通してサブシステム・バス１６に接続すれて
いる。バンク２０を構成するチップの直列出力ポートは
結線１５０を通して図形出力回路構成体２２に接続され
ている。この回路構成体２２は通常設計のものであり、
その説明を省略する。回路構成体２２から出力される信
号は、図示しないラスター・カラー表示モニタに送出さ
れる。ビデオＲＡＭの付加バンクは、後述するようにし
て設けられている。
プロセッサ５０は図形応用プログラムを実行する。この
プログラムの詳細は本発明に関するものではないが、こ
のプログラムによって表示すべき事柄に関する明細がも
たらされる。表示される画像は比較的大概にかつ簡潔な
形式でプロセッサ５０により指定され、表示モニタを制
御するために直接用いることはできない。フレーム・バ
ッファと呼ばれるラスター表示モニタ用に、表示は適切
な形式に変換されなければならない。なおこのフレーム
・バッファは、表示画面の画素にそれぞれ対応するフレ
ーム・バッファ画素の順序付はアレイを備えている。こ
ういった変換は表現描写と呼ばれている。
更に第１図を参照すると、インターフェースには、エラ
ー検出は勿論、バス監視や保護のようなバス・インター
フェースに関する通常機能を果す手段を備えている。バ
ス１４及び図形サブシステム１０間を干渉する特殊機能
用に、インターフェース１２は更に、メモリ・バンク２
０へのアクセス要求を仲裁する手段を備えている。即ち
、制御装置１８、出力回路構成体２２、メモリ・バンク
２０及び表示モニタ用のタイミング手段と、サブシステ
ム・バス１６を制御する手段とを備えている。
メモリ・チップ・バンクについて説明した後に詳細に説
明するように、メモリ・モジュール・アドレス指定手段
１７はプロセッサ・アドレスとバンク・アドレスとの間
を翻訳する。プロセッサ５０からのアドレスに応答して
、又は制御装置１８からの信号に応答して、アドレス指
定手段１７は位置アドレス信号２７をバンク２０に送給
し、マスク情報信号を制御装置１８に送給する。
説明を簡単にするために、第１図において、メモリ・モ
ジュール・アドレス指定手段１７はインク−フェース１
２及び制御装置１８から分離して示しであるが、この配
置構成は重要ではないことを了承すべきである。必要ア
ドレス指定機能は回路構成体によってもたらされ得るか
、さもなければ、例えば、インターフェース１２と制御
装置１８との間に配置することができる。
メモリ・バンク２０　（設けられていれば、他のビデオ
ＲＡＭバンクと共に）で構成されたメモリは、図形フレ
ーム・バッファ用のメモリ及びシステム・メモリ　（例
えば、プログラム記憶用）の三者共同に割り付けられて
いる。この割り付けはハードウェア依存ではなく、ソフ
トウェアによって達成される。現時点のメモリ割り付け
（即ち、フレーム・バッファ・メモリ及びシステム・メ
モリ間の区分位置）を指定するパラメータ信号はメモリ
５６に記憶される。このメモリ５６は書き込み可能であ
る。パラメータ信号は、例えば、プロセッサ５０又は他
のプロセッサがプログラムを実行することによりバス５
４に入力することができる。
即ち、ブート・パラメータを表わすことができる。
プロセッサ・アドレス指定手段５８はメモリ５６に記憶
されている数値に関して、システム・メモリ　（のメモ
リ・スペース）に対するアドレスを発生する。即ち、フ
レーム・バッファ・メモリ及びシステム・メモリ間のメ
モリ割り付けがプロセッサ５０に通知される。本実施例
において、プロセッサ５０によって３２ビツトのアドレ
スが発生される。３２ビツトのうち２９ビツトは、メモ
リ・スペース又は入出カスペース・アドレスを指定する
ためにセットされるか又はセットされない。このことは
実施上詳しく知られている。即ち、２つのアドレス・ス
ペースに対するアドレス間の区別は如何ようにも都合よ
く行うことができる。
バンク２０を構成するビデオＲＡＭチップはＡＸＢ＝に
形式のチップ・アレイに配置されている。
例えば、第２図を参照すると、本実施例においては、Ｋ
＝２０のチップ２４からなる（Ａ＝５）Ｘ（Ｂ＝４）形
式のアレイに配置されている。この場合、各チップ２４
（チップ・アレイ位置（ａ、ｂ）によって同定される）
は、制御装置１８に通じる８ビツトの並列入出力経路を
有している。これと同じ機能は４ビツトの並列入出力経
路をそれぞれ備えた４０チツプで実施される。チップ・
アレイの大きさとしてはこの外に、例えば、８ビツトの
入出力経路を有する（Ａ＝４）ｘ　（Ｂ＝４）、又は（
Ａ＝２０）Ｘ　（Ｂ＝１）を採ることもできる。メモリ
要素の総数に×経路幅は周波数帯域帯に影響を及ぼす因
子であることから、Ｋはしｎ界特徴である。制御装置１
８は（経路幅）ＸＡＸＢビット、即ち、本実施例では、
（８ｘ５ｘ４）＝１６０ビットを並列にアクセスする性
能を有している。それぞれ同様の制御装置を有する付加
的チップ・バンクを使用すれば、幾つかの制御装置を同
時に機能させることによって、１６０ピントの倍数ビッ
トを並列にアクセスすることができる。
モジュール・アドレス指定手段１７がらのアドレス位置
によって指定される。Ｋ個のチップの対応位置セット（
ａ、ｂ）は、アドレス付位置アレイから構成されている
。
ラスター表示を使用するシステムにおいて、図形サブシ
ステム１０のフレーム・バッファ・メモリ　（物理的と
いうより概念的に対応するフレーム・バッファ）の内容
は、画素（絵素）によって表示画面上に精密に表示され
る。ラスター表示画面は、ｘｘｙ形式の表示画素（ｘ、
ｙ）からなる正方形状のアレイで構成されている。如何
なる特定時間においても、各表示画素はカラー数値によ
って指定されたカラーを表示する。即ち、フレーム・バ
ッファ・メモリにて表示画素に対応するフレーム・バッ
ファ画素の位置（ｘ、ｙ）に、カラー数値を表わすデジ
タルのビットを示す信号が記憶されている。表示は第１
図における回路構成体２２のような出力回路構成体によ
ってリフレッシュされる。この場合、回路構成体２２は
技術上周知の方法で、フレーム・バッファ・メモリから
周期的に信号を読み出し、この信号を解釈し、かつ表示
モニタを制御して対応するカラーを表示画素に適切に表
示するようになっている。表示の変更はフレーム・バッ
ファ・メモリのカラー数値の表示を更新することによっ
て行われる。即ち、次のりフレッシュ・サイクルのとき
、これらの変更は対応する変更によって表示画面上に表
示される。
＋ａ念的に、フレーム・バッファ画素ｘ、ｙ（表示画素
ｘ、ｙに関するカラー数値を指定する）を備えたビット
情報は、３次元構成体として考えられるフレーム・バッ
ファの画素位置に全て記憶されているものとして見做さ
れる。ここで第３図の概念図を参照すると、フレーム・
バッファ２６は、表示装置のｘｘｙ表示画素に対応する
、Ｘ軸方向フレーム・バッファ画素及びＹ軸方向フレー
ム・バッファ画素からなるアレイを備えている。即ち、
特定のフレーム・バッファ位置（ｘ、ｙ）にて、フレー
ム・バッファはフレーム・バッファ画素からなるｎビッ
トを有している。またフレーム・バ・ノファ画素は奥行
きｎを有していると称せられる。
フレーム・バッファ画素位置に記憶されている情報は、
別々にアドレス可能の状態でバッファに分割されている
と見做すことができる。輝度バッファ即ちＬ−バッファ
が通常設けられて、リフレッシュはこのバッファを通し
て行われる。即ち、図形技術上周知のように、特定の図
形応用のために、２重バッファ又はＺバッファのような
付加的バッファ　（同一サイズ）を設けることができる
。使用されるバッファの数は特定図形応用に応じて変え
ることができ、このためバッファ数はソフトウェアにお
ける設計選択上の課題である。これに対しバッファ中の
ビット数はビデオ出力回路構成体の設計に依存している
ので、特殊図形応用のハードウェアにおける設計選択上
の課題である。例えば、バッファ・サイズが８ビツトで
単一のバッファを使用すれば、フレーム・バッファ画素
の奥行きｎは８である。また２つのバッファを使用すれ
ば、フレーム・バッファ画素の奥行きｎは１６である。
別のハードウェア設計では、バッファ・サイズを２４に
選ぶことができる（赤、青及び緑の各カラー情報に対し
て８ビツトずつが割り合てられる）。
即ち、こういったシステムでは、２−バッファ画素はｎ
＝４８の奥行きを有している。またこの外のバッファ・
サイズをとることもできる。
アドレス指定手段１７及び制御装置１８は、バンク２０
のＡＸＢアレイをなすビデオＲＡＭチップ２４にてアド
レスされたアレイ位置に信号を記憶するように制御する
。このため成る隣接したフレーム・バッファ画素のメモ
リ機構における表示は、アドレス指定手段１７から全て
のチップに並列に加えられたチップ・オリジンに関した
アドレス位置信号に感知する制御装置１８を通して並列
にアクセスすることができる。特に、フレーム・バッフ
ァ画素信号は、Ｗ×Ｈ画素からなるアンプディト・アレ
イを並列にアクセスできるように記憶されている。この
場合、アップデイト・アレイは全Ｘ×Ｙフレーム・バッ
ファ（及び表示装置）が所定のオリジンを有する複数の
この種Ｗ×Ｈアップデイト・アレイによって敷き詰める
ことができるように割り振られている。各アップデイト
・アレイはアレイ・オリジン識別子によって識別するこ
とができる。アップデイト・アレイの大きさＷ、Ｈは、
後述するように、チップ・アレイの大きさＡ、Ｂと等し
い必要はないが、最も単純な場合、Ｗ＝Ａ及びＨ＝Ｂと
なる。
チップ２４の並列出力ポートとビデオ出力回路構成体２
２との間に配設された結線１５０は、チップ２４と表示
画面との間のマツピングを確定する。即ち、制御装置１
８とチップ２４との間のマツピングによって配置された
メモリ２０のフレーム・バッファ画素は、表示をリフレ
ッシュするために、ラスター配列（ｘ、ｙ）で直列にア
クセスしなければならない。
ここで第４図を参照すると、例として、概念的３次元フ
レーム・バッファと、平面上に展開された対応する物理
的チップ・バンクとの間のマツピングが示されている（
使用されている特殊数字は実際の図形サブシステムのも
のではなく、簡単な図解例を示すために選定されたもの
である。）例示的フレーム・バッファ２６−Ｅは、図示
のように、１００個のフレーム・バッファ画素（Ｘ＝１
０）　Ｘ　（Ｙ＝１０）を有しており、この際、各画素
は例示的な奥行きｎ＝４を有している。フレーム・バッ
ファを示す信号は、制御装置１８（図示せず）によって
制御されて、制御装置１８から（Ａ＝５）ｘ　（ｎ＝５
）のチップ・アレイ　（チップ数に＝２５）からなるチ
ップ・バンク２０−Ｅの各チップ（ａ、ｂ）に４ビツト
並列アクセスをかけることにより、チップ・アレイ２０
−Ｅに物理的に記憶されている。４個の４ビツト画素を
全位置を占めることなく各ランプに記憶することができ
るものとする。従って、バンク２０−Ｅのチップ（ａ＝
１、ｎ＝１）は第１の位置に４ビツト画素（ｘ＝１、ｙ
＝１）を記憶する。また画素（ｘ＝２、ｙ＝１）はチッ
プ（ａ−２、ｎ＝１）の対応する第１の位置に記憶され
る。これら２つの画素は第１のアップデイト・アレイに
あり、そしてチップ・アレイの異なるチップに記憶され
かつそれぞれのチップの対応する位置に記憶されること
から並列にアクセスすることができる。しかしながら、
フレーム・バッファ画素（ｘ＝Ｌｙ＝６）はバンク２０
−Ｅを構成するチップ（ａ＝１、ｎ＝１）の第３の位置
に記憶されるので、この画素（ｘ−１、ｙ＝６）を画素
（ｘ＝１、ｙ−１）と共に並列にアクセスすることはで
きない。
このためフレーム・バッファ２６−Ｅは、（１、ｌ）、
（６，１）、（１，６）、及び（６，６）にアレイ・オ
リジンを有するフレーム・バッファ画素からなる４個の
５×５アツプデイト・アレイによって敷き詰められ、か
つ図形サブシステム・メモリに記憶され、アップデイト
・アレイの全フレーム・バッファ画素を示す信号は、ア
ドレス指定手段１７からのアドレス位置信号によって指
定されることにより、単一のメモリ・トランザクション
にて並列に同時にアクセスされるようになっていること
がわかる。興味ある実際の図形システムでは、表示装置
に対して４個以上のアップデイト・アレイが要求されて
いる。フレーム・バッファ画素は、チップ２４−Ｅ内に
て隣接するメモリ位置のセットに記憶される。
第４図の例示によって、チップ・アレイ２０−Ｅを構成
するチップは、フレーム・バッファ２６−Ｅの画素を示
す、隣接して記憶される信号によって完全に埋め尽くさ
れていないことがわかる。
図示するように、隣接する８ビツトは各チップにて自由
である（この数値は例示的なものにすぎない）。アレイ
の全チップにて隣接す自由位置のセットは、システム・
メモリとして割り合で可能であるメモリ・バンクの一部
を含んでいる。
チップ・バンク２０によって設けられたメモリは、第４
図に示すように、チップワイズで２つの部分に分割した
というよりもむしろ、全体的に２つの部分に分割したも
のとして概念的に説明することができる。ここで第５図
を参照すると、３つの異なる構造体Ｃ，Ｄ及びＥに対す
るバンク２０のメモリの全体的区分が示されている（メ
モリ和は一定に維持され、かつメモリ・チップ数も一定
に維持されているとする）。構造体Ｃにおいて、フレー
ム・バッファ画素に奥行きｎｌが要求されているので（
例えば、ｎ１ビツトのし一バッファのみ）、メモリ区分
によってメモリの大部分がシステム・メモリに割り合て
られている。構造体りでは、Ｌ−バッファの外に２重バ
ッファを例示的に使用することを反映して、フレーム・
バッファ画素の奥行きｎ２は２×ｎ１である。この場合
、メモリの半分だけがシステム・メモリに割り合てられ
る。また゛　　構造体Ｅでは、全メモリがフレーム・バ
ッファ・メモリ用に要求されている（画素の奥行きｎ３
−２Ｘｎ２）。この構造体Ｅの場合、付加的システム・
メモリを別のボードに設けなければならない。第５図は
フレーム・バッファ画素の奥行きがバッファ・サイズの
積分集合体であることを図示している。相応して、チッ
プ・バンク２０によって設けられたメモリはバッファ境
界部で区分される。プロセッサ５０のメモリ手段５６に
記憶されたパラメータによってメモリ入出力区分の位置
が指定される。またメモリ手段５６に記憶されたパラメ
ータは、メモリ２００割り付けにおける変化に応じて再
書き込みすることができる。このため、こういった割り
付けはソフトウェアによって形成することができる。
制御装置付きで、メモリの付加的バンクを図形サブシス
テムに使用することができる。これらの付加的チップ・
アレイ及び制御装置は、重複アレイに関する並列アップ
ディトを保護し、又は各チップ・アレイよりもサイズが
大きいアップデイト・アレイを保護するようにして構成
することができる。
第８図は重複アレイを例示したものである。制御装置付
きの、３つの５×４チツプ・アレイが使用されている。
即ち、アレイ２０−Ｒは表示装置の赤色用電子銃を制御
する８ビツトの信号を記憶し、アレイ２０−Ｇは緑色用
電子銃を制御する８ビット信号を記憶し、またアレイ２
０−Ｂは青色用電子銃を制御する８ビット信号を記憶し
ている。
アレイ２０−Ｒ，２０−Ｇ及び２０−Ｂに記憶されてい
る信号は共に、フレーム・バッファの表示形態を有して
いる。チップ・アレイ２Ｏ−Ｒ１２０−Ｇ、２０−Ｂと
出力回路構成体２２−８との間に配設された結線１５０
−８を通して、チップ・アレイ２Ｏ−Ｒ１２０−Ｇ及び
２０−Ｂの対応する位置に記憶されているビット情報が
回路構成体２２によって直列にアクセスされ、アドレス
（ｘ、ｙ）の画素信号を形成するようになっている。即
ち、回路構成体２２−８は２４ビツトの画素を保護する
ようになっている。このため、ソフトウェアを実行する
ことによって、２４ビツトの画素奥行きが得られる。ま
たアップデイト・アレイの大きさ（Ｗ＝５）Ｘ　（Ｈ＝
５）はチップ・アレイの大きさ（Ａ＝５）ｘ　（Ｂ＝５
）と同一である。各チップ・バンクは第１図及び第９図
における制御装置１８と同様の制御装置によって制御さ
れる。またチップ・アレイ２Ｏ−Ｒ１２０−Ｇ、及び２
０−Ｂは共にサブシステム・メモリを備えている。この
サブシステムでは、単一メモリ・トランザクションにて
３ｘｌ　６０即ち４８０ビツトを並列に更新することが
できる。
第１０図及び第１１図はアップディト・プレイの大きさ
がチップ・アレイよりも大きい場合を例示したものであ
る。また、ＷｘＨ画素からなるフレーム・バッファ・ア
ンプディト・アレイが示されている。ここで、Ｗ＝２Ａ
及びＨ＝２Ｂである。
このアンプディト・アレイは４領域Ｐ、Ｑ、Ｓ及びＴを
備えている。第１１図は対応するチップ・アレイ及び制
御装置を示したものである。制御装置１８−Ｐ、１８−
Ｑ、１８−８及び１８−Ｔのおのおのは、ＡＸＢチップ
からなるバンクを制御する。チップ２０−Ｐ、２０−Ｑ
、２０−３及び２０−Ｔと出力回路構成体２２−１１と
の間に配設された結線１５０−１１を通して、４つのチ
ップ・アレイの対応する位置に記憶されたビット情報が
ＷｘＨ画素として回路構成体２２−１１によって直列に
アクセスされる。従って、本実施例においては、チップ
・アレイよりも大きいサイズを有するアップデイト・ア
レイが保護される。
第９図を参照すると、制御装置１８にはこの制御装置１
８の状態を制御する状態装置１００が設けられている。
即ち、状態装置１００はインターフェース１２からのタ
イミング信号を回線８０を通して受信する。また状態装
置１００は回線８２を通してメモリ・サイクル要求信号
をインターフェース１２に出力し、回線８１を通してイ
ンターフェース１２から許可信号を受信する。制御装置
１８には更に読取り書込み可能信号発生手段１０２が設
けられている。この手段１０２はプロセッサ５０の書込
み動作に応答して、即ちブロモ・ノサ５０の図形処理動
作の際に、回線８８を通して／ＮＪＮタンクの各チップ
２４に読取り書込み可能信号を出力するようになってい
る。８ビ・ノドの並列経路を備えた（Ａ＝５）Ｘ　（Ｂ
＝４）アレイをなすチップ・バンク２０を有している本
実施例では、制御装置１８とサブシステム・バス１６と
の間に配設された４０ビツトの並列経路８４を通してデ
ータが転送される。また制御装置１８とメモリ・バンク
２０との間の１６０ビ・ノド並列経路８６を通してデー
タが転送される。
バンク２０の各メモリ・チ・ノブ用に、制？ＩＩ＋装置
１８は自動図形処理動作を実行する内部プロセッサ１０
４を有している。このブロモ・ノサ１０４は並列に機能
する。この種自動図形処理機能には、例えば、フレーム
・バッファへの幾何学的図形の書き込み、フレーム・バ
ッファの成る部分から別の部分への図形の移動、線の作
成等が含まれる。
この種自動図形処理機能に関する詳細説明は本発明に関
するものではないので省略する。制御装置１８はメモリ
・バンク２０とサブシステム・バス１６との間での信号
の転送を制御する信号多重・多重分離手段１０６を更に
備え、回線９２を通してモジュール・アドレス指定手段
１７から出力された、マルチプレクサ１０６を制御する
マスク情報信号を受信するようになっている。また制御
装置１８は、後述するように、回線９４を通してモジュ
ール・アドレス指定手段１７にアドレス要求信号を送給
する。
第１１図に示したような多制御装置の実施例において、
各制御装置は、アップデイト・アレイの大きさ（Ｗ及び
Ｈの数値）と、制御装置による統括でチップ・バンクに
記憶された画素のアップデイト・アレイにおける位置と
を指定する初期化信号によって初期設定される。この種
初期化信号は手段１０７（第９図参照）に記憶されてい
る。以下において説明するように、自動図形処理作用の
全信号は全ての制御装置に対し共通に給送される。
即ち、各制御装置は対応する記憶された初期化信号に関
してデータを独自に解釈する。また、システム・メモリ
又はフレーム・バッファ・メモリの何れかに対してプロ
セッサ５０が読出し書込みを行うために、制御装置選択
信号９５がモジュール・アドレス指定手段１７から状態
装置１００に出力される。
図形サブシステム・メモリ・バンク２０に対するアクセ
スは何れも制御装置１８を通して行われる。即ち、全て
のメモリ・トランザクションはアレイ・アクセス・トラ
ンザクションとして実行される。メモリ・トランザクシ
ョンには３つのモードが設けられている。即ち、プロセ
ッサ・システム・メモリ動作、プロセッサ読出し書込み
フレーム・バッファ動作、及び制御装置自動図形処理動
作がある。インターフェース１２はメモリ・バンク２０
へのこれら３種類のアクセスに対する要求を仲裁する。
システム・メモリ動作（最高位の優先順位にある）及び
プロセッサ読出し書込みフレーム・バッファ動作（次高
位の優先順位にある）はプロセッサ５０によってもたら
される。自動図形トランザクションはプロセッサ５０か
ら転送されるデータに応答して実行されるが、このトラ
ンザクションは回ｖ％Ｂ２を通して制御値Ｗ１８により
要求されなければならない（サイクル要求）。
サイクル要求信号に応答するとき、高位の優先順位を有
する２つの動作に何れも係属中のものがなければ、イン
ターフェース１２は許可信号を（回線８１を通して）制
御装置１８に送出する。許可信号がないときには、制御
装置１８のプロセッサ１０４は使用可能ではないので、
制御装置１８はマルチプレクサとしてのみ機能する。即
ち、許可信号が送給されれば、制御装置１８のプロセッ
サ１０４は使用可能となる。
先ず、システム・メモリ・アクセスについて説明する。
システム・メモリ動作のとき、プロセッサ５０は、シス
テム・メモリとして割り合てられたチップ・アレイ２０
の部分に、位置情報に関する読み出し又は口き込みを行
う。本実施例では、システム・メモリ・トランザクショ
ンの主体であるデータかたくわえられて、保護されるＥ
ＣＣとならなければならない。
本実施例において、システム・メモリ・アクセス動作を
実行するために、最初の動作で、プロセッサ５０はメモ
リ５６に記憶された信号に関し、アドレス指定手段５８
を通すことによりメモリ・スペースをアドレスする。こ
のためバス１４を通してメモリ・スペース・アドレスを
示す信号を送出する。書込み動作を行うために、次の４
サイクルの何れの際にも、プロセッサ５０はバス１４を
通して３２ビツト（４バイト）の書込みデータ信号を送
出し、４サイクルで１２８ビ・ノド「８ワード」を送出
する。また読出し動作を行うときには、プロセッサ５０
はバス１４にデータ信号を送出しない。
インターフェース・チップ１２はアドレス・ビット２９
によってアドレスをメモリ・スペース・アドレスとして
認識し、許可信号を転送する回線８１を消勢することに
よってこの動作に優先順位を与える。メモリ・モジュー
ル・アドレス指定手段１７はプロセッサ・メモリ・スペ
ース・アドレス信号に応答してメモリ・バンク２０に入
力されるようにアドレス位置信号を送出すると共に、（
第８図又は第１１図に示すような多制御装置に）制御装
置選択信号９５を送出する。選択されるべき制御装置は
制御装置選択信号を認識する。また、もしあれば、他の
制御装置は消勢状態となる。
書込み動作のとき、プロセッサ５０からメモリ・アドレ
スが転送された後の４サイクルにおいて、プロセッサ５
０からの書込みデータ信号がインターフェース１２によ
って受信される。インターフェース１２はＥＣＣデータ
を生成し、このデータ信号を４ワ一ド形式でサブシステ
ム・バス１６を通して転送する。この場合、各ワードは
ＥＣＣデータの８ビツトと書込みデータの３２ビツト（
４バイト）からなっている。選択された制御装置のマル
チプレクサ１０６は、連続的に転送された４つの書込み
ワードを記憶す状態装置１００によって制御される。即
ち、書込み可能信号は回線８８を通してに個のチップの
全てに送給される。このとき、４つの書込みワードは選
択された制御装置１８によって、システム・メモリに割
り合てられたメモリ部分の位置に書込まれる。なお、メ
モリ部分におけるこの書込み位置は、アドレス指定手段
１７からのアドレス位置信号によって指定されたもので
ある。ここで第６図は、このメモリ・トランザクション
にて転送されたデータの書式を概略的に示している。同
図から、４ワード・ユニ・ノドがチップ・アレイ・オリ
ジンと位置調整されて記憶されていることがわかる。
ワード０、■、２、及び３はバス１６へ又はバス１６か
ら連続したサイクルで転送される。即ち、この４ワード
は単一トランザクジョンにてメモリ２０へ又はメモリ２
０から並列に転送される。読出し動作のとき、制御装置
１８は単一メモリ・トランザクションにてメモリ２０か
らこの４ワードを読み出し、次に連続した４サイクルの
おのおのにて、４ワードのうちの１つを多重化し適切な
順番でバス１６を通してプロセッサ５０に送給する。
書込み動作のとき、制御装置１８は連続した４サイクル
にてバス１６から４ワードを受信し、しかる後に、単一
メモリ・トランザクションにてこの４ワードを並列にメ
モリ２０へと転送する。
この種のメモリ操作はプロセッサ５０に対して、通常の
システム・メモリを参照して何ら異なるものではないと
思われる。
メモリ・アクセスに関する第２のモードは、フレーム・
バッファの画素アレイの更新をもたらす「アトミック図
形操作」に要求されるアクセスである。この種メモリ・
アクセスは３つのモードのうちで最も優先順位が低い。
アトミック図形操作は、例えば、フレーム・バッファに
対する多角形の書込みであり得る。一般に、多角形は複
数のアップデイト・アレイによって形成され、この結果
、書込み操作を果すために対応するメモリ・アクセス数
が要求される。この種アクセスはインターフェース１２
から許可信号が送出されるのと同程度の時間長さで進行
する。即ち、高位の優先順位を有するメモリ・トランザ
クションがプロセッサ５０によって要求されれば、許可
信号は送出されず、この結果、図形処理操作が中断され
る。
アトミック図形操作を開始するために、プロセッサ５０
はサブシステム１０に入出カスペース・アドレスを指定
し、描くべき多角形の頂点に関するフレーム・バッファ
でのｘ１ｙ位置のような操作データを特定するデータ信
号を、バス１４を通して送出する。インターフェース１
２はサブシステム・バス１６にこの操作データ信号を転
送する。
全ての制御装置（１つ以上のものが使用されていれば）
は同一の操作データ信号を受信する（マルチプロセッサ
環境では、「制御装置獲得」操作を実行して、制御装置
が別のプロセッサの操作を実行しているか否かを確かめ
るようにしなければならない）。
多角形が書込まれるチップ・アレイを保護している各制
御装置はサイクル要求信号をインターフェース１２に送
出する。高位の優先順位を有する操作モードが決定され
ていれば、インターフェース１２は許可信号を回線に送
出する。制御装置１８は図形操作でアクセスされる最初
のアップデイト・アレイを識別して、アドレス要求信号
をモジュール・アドレス指定手段１７に送出する。そし
て、このモジュール・アドレス指定手段１７は対応する
アドレス位置信号チップ・バンク２ｏに出力する。状態
装置１００の制御によって、各制御装置のプロセッサ１
０４は操作データに関して図形処理操作を並列に実行す
る。即ち、書込み可能信号発生手段１０２は使用可能信
号をチップ２４に送給する。またアドレス指定されたア
ップデイト・アレイの全画素は並列にアクセスされる。
しかしながら、如何なる特別な更新操作においても、全
画素数値を変えることはできない。アレイ・アクセスを
繰り返すことによって、操作の完了を要求することがで
きる。この場合、制御装置１８は更にアドレス要求信号
をモジュール・アドレス指定手段１７に送給して、アク
セスされるべき次のアップデイト・アレイを指定するよ
うにする。このアドレス要求信号に応答して、モジュー
ル・アドレス指定手段１７は次のアドレス位置信号をメ
モリ２０に送給する。
この操作モードによって、メモリ帯域幅を広帯域化して
これを有効に使用できることがわかる。
単一メモリ・トランザクションにて、特性上高度に並列
化された表現操作を行うことによって、比較的大きなビ
ット数をアクセスし、かつ更新することができる。制御
装置１８によって行われる操作クラスに十分適合しない
図形操作を実行するため、第３の操作モードも設けられ
ている。この種操作は、フレーム・バッファの特定画素
に対しプロセッサ５０に読出し書込みをさせることによ
って最良の状態で実行される。この場合、プロセッサ５
０のアドレス指定手段５８は、特定のフレーム・バッフ
ァ画素（ｘ、ｙ）を指定する入出力アドレス・スペース
信号を生成してバス１４に送出する。この種プロセッサ
・フレーム・バッファ・アドレスは、ありふれたやり方
で、例えば、読み出し又は書込み指令を転送することに
よって、（アトミック図形操作指令の一部として転送さ
れるフレーム・バッファ・アドレスからは）プロセッサ
・フレーム・バッファ読出し書込みアドレスとして識別
される。画素に書込み操作を行うため、次のサイクルに
て、プロセッサ５０はバス１４に書込みデータ信号を送
出する。インターフェース１２はこの入出力アドレスに
より、指定された高位の優先順位を有するメモリ・モジ
ュール操作を認識して、許可信号を消勢する。メモリ・
モジュール・アドレス指定手段１７はプロセッサ入出力
アドレスに応答して、アドレス位置（アップディト・オ
リジンを指定する）として表現されたアドレス信号を生
成しこれを回＆？！２７を通してメモリ・バンク２０に
転送するようにすると共に、マスク情報信号（アレイ内
のオフセットを指定する）を生成しこれを回線９２を通
して制御装置１８の多重分離手段１０６に転送するよう
になす。
プロセッサ５０がフレーム・バッファに書込みを行うと
き、書込みデータ信号がモジュール・バス１６を通して
転送される。状態装置１００の制御によって、制御装置
１８はアドレス位置信号で指定された被識別アップデイ
ト・アレイの全画素を並列にアクセスする。即ち、マル
チプレクサ１０６は回線９２を通したマスク情報入力信
号に応答して、オフセットで指定された特定位置に書込
みデータ信号を多重送信する。同様のやり方で、プロセ
ッサ５０は選択、された画素を読み出すことができる。
この説明から、（プロセッサ５０が１画素に対して読出
し又は書込みを行うときのように）全位置を下回る位置
数及び対象とされる場合でさえも、全ての操作モードに
おいて、制御装置５０はチップ・オリジンに関するアド
レス位置により指定されたメモリ２０中のメモリ位置ア
レイを常に並列にアクセスするようにしていることが明
らかでしる。
システム・メモリに記憶されるべきデータは保護された
ＥＣＣデータであることが好ましく、これに反しフレー
ム・バッファ・データは一般に保護されていない。前述
の実施例において、それぞれ１バイトのＥＣＣデータを
有する４バイト・ワードはチップ・アレイに正確に適合
するので、（Ａ＝５ＸＢ＝４）形式のチップ・アレイは
システム・メモリとフレーム・バッファ・メモリとを柔
軟性を以って区分するのに特に好都合である。
また（Ｗ＝５×Ｈ＝４）形式のアップデイト・アレイは
同一チップ・アレイによって都合よく保護されている。
しかしながら、特に、書込みデータとＥＣＣデータとが
異なる形成で構成されて実施に供されるとき、外のチッ
プ・アレイの大きさを適切に設定することができる。
〔発明の効果〕
最も構成が簡単なシステムは単一メ牟り・ボードのみを
必要としてシステム・メモリ及びフレーム・バッファ・
メモリの双方を構成するようにしているので、本発明に
よるメモリ構成は、幾らかの構成要素を以って商業的に
提供されるデータ処理システムに対して特に有益である
。この種システムは、達成される図形処理性能に対して
比較的経済的である。また本発明は付加的メモリをシス
テムに加えるようにしているので、環メモリ・ボードの
メモリを再割り付けして、要求があれば、全体をフレー
ム・バッファ・メモリ専用となスノに、ハードウェアを
変更しなくとも済む。また本発明によれば、使用上の変
更に基づくメモリの再割り付けも容易に行うことができ
る。
【図面の簡単な説明】
第１図は本発明において使用されるデータ処理システム
を示すブロック図、第２図は第１図に示したデータ処理
システムを構成するメモリ・バンクを示すブロック図、
第３図は第２図のメモリ・バンクに示したフレーム・バ
ッファ及びこのフレーム・バッファの画素を概念的に示
す模式図、第４図はメモリ・チップ・バンクと概念的に
示したフレーム・バッファとの間のマツピングを説明す
る模式図、第５図は本発明による３種の例示的な画素奥
行き及び対応する３種のメモリ割り付けを説明する模式
図、第６図は本発明による、第１の型式のメモリ・トラ
ンザクションにて第１図に示したサブシステム・バスと
メモリとの間で転送されるデータの書式を示す線図、第
７図は本発明による、第２の型式のメモリ・トランザク
ションにて第１図に示したメモリ・制御手段とメモリと
の間で転送されるデータの書式を示す線図、第８図は本
発明による、多重メモリ・バンク及び多重制御装置を有
する図形サブシステムの要部を示すブロック図、第９図
は本発明によるメモリ制御装置を示すブロック図、第１
０図は本発明の別の実施例によるフレーム・バッファの
特定部分を示す模式図、また第１１図は第１０図に示し
たフレーム・バッファの特定部分に対応する図形サブシ
ステムの構成を示すブロック図である。 １０・・・図形サブシステム、１２・・・バス・インタ
ーフェース、１４・・・プロセッサ・バス、１６・・・
サブシステム・バス、１７・・・メモリ・モジュール・
アドレス指定手段、１８・・・制御装置、２０・・・メ
モリ・バンク、２２・・・出力回路構成体、２６・・・
フレーム・バッファ、５０・・・プロセッサ、５６・・
・メモリ手段、５８・・・プロセッサ・アドレス指定手
段。 手続補正書（方式） 特許庁長官　　吉　１）文　毅　　殿 １、事件の表示　　　昭和６３年特許願第２９７１７５
３、補正をする者 事件との関係　　出願人 ４、代理人

Claims (16)

    【特許請求の範囲】
  1. （１）プロセッサと、 メモリ・モジュールと、 前記プロセッサ及び前記メモリ・モジュールをつなぐプ
    ロセッサ・バスとを具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれに設けられ、前記出力回路構成体につ
    ながれている直列出力ポート、及びランダム・アクセス
    ・ポートをそれぞれ有するＫ個のメモリ要素と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ要素に対して並列に供給すると同時に、アドレス指定
    された位置アレイを備えた対応する前記メモリ位置を各
    前記メモリ要素にてアドレス指定するメモリ・モジュー
    ル・アドレス指定手段と、 前記モジュール・バスにつながれ、各前記メモリ要素の
    前記ランダム・アクセス・ポートにより前記メモリ要素
    と相互に並列につながれて、前記アドレス指定された位
    置アレイと本手段との間で並列に信号転送をなすように
    した制御手段と、を有し、 前記プロセッサが、 各前記メモリ要素を隣接する位置を有する第１及び第２
    のセットに分割させる現時点区分を指定する区分信号を
    記憶している書込み可能区分パラメータ・メモリ手段と
    、 前記区分信号に応答して、第１種及び第２種のアドレス
    信号を生成し、前記アドレス信号を前記プロセッサ・バ
    スに送出するプロセッサ・アドレス指定手段と、を有し
    、 前記メモリ・モジュール・アドレス指定手段が前記第１
    種の前記アドレス信号に応答して、前記第１の位置セッ
    トからなる構成要素を備えた前記位置アレイを指定する
    アドレス信号を供給すると共に、前記第２種の前記アド
    レス信号に応答して、前記第２の位置セットからなる構
    成要素を備えた前記位置アレイを指定するアドレス信号
    を供給するようにしたデータ処理システム。
  2. （２）プロセッサと、 前記プロセッサにつながれたプロセッサ・バスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関し、アドレス指定可能な等しい数のメ
    モリ位置がそれぞれ設けられ、前記出力回路構成体につ
    ながれている直列出力ポート、及びランダム・アクセス
    ・ポートをそれぞれ有するＫ個のメモリ要素と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ要素に対して並列に供給すると同時に、アドレス指定
    された位置アドレスを備えた対応する前記メモリ位置を
    各前記メモリ要素にてアドレス指定するメモリ・モジュ
    ール・アドレス指定手段と、 前記モジュール・バスにつながれ、各前記メモリ要素の
    前記ランダム・アクセス・ポートにより前記メモリ要素
    と相互に並列につながれて、前記アドレス指定された位
    置アレイと本手段との間で並列に信号転送をなすように
    した制御手段と、を有し、 前記メモリ・モジュール・アドレス指定手段が第１種の
    プロセッサ・アドレス信号に応答して、隣接するメモリ
    要素位置の第１のセットからなる構成要素を備えた前記
    位置アレイを指定するアドレス信号を供給すると共に、
    第２種のプロセッサ・アドレス信号に応答して、隣接す
    るメモリ要素位置の第２のセットからなる構成要素を備
    えた前記位置アレイを指定するアドレス信号を供給する
    ようにしたデータ処理システム。
  3. （３）前記メモリ・モジュールにて、 前記第１種のプロセッサ・アドレス信号がシステム・メ
    モリ・スペースをアドレス指定し、前記アドレス指定可
    能メモリ要素位置がＮビット・バイトを記憶し、 前記制御手段が各前記メモリ要素に対して書込み可能信
    号を並列に供給する書込み可能手段と、前記モジュール
    ・バス及び前記制御手段間にてデータ信号を転送するマ
    ルチプレクサ手段とを有し、前記インターフェースが前
    記第１種のプロセッサ・アドレス信号及びＭ個のＮビッ
    ト・バイトを有する関連したプロセッサ書込みデータ・
    ワード信号に応答して、Ｐ回の連続したモジュール・バ
    ス・サイクルにてＰ個の書込みデータ・ワード信号を前
    記モジュール・バスに送出し、 前記書込み可能手段が前記インターフェースに応答して
    、前記書込み可能信号を供給し、これによりＰ個の書込
    みデータ・ワードが前記制御手段により連続的に多重化
    されて、前記第１種のアドレス信号に応答する前記モジ
    ュール・アドレス手段によって指定された前記アドレス
    指定の位置アレイに並列に書き込まれるようにした請求
    項（２）に記載のシステム。
  4. （４）前記メモリ・モジュールにて、 前記インターフェースが、前記プロセッサ書込みデータ
    ・ワード信号に応答して、各前記書込みデータ・ワード
    用のＮビットの誤り訂正データ信号を生成すると共に、
    前記書込みデータ・ワード信号に関連して前記モジュー
    ル・バスに前記書込みデータ・ワード用の前記誤り訂正
    データ信号を送出する誤り訂正手段を備え、 前記Ｋが（Ｍ＋１）の積分体である請求項（３）に記載
    のシステム。
  5. （５）前記メモリ・モジュールにて、 前記インターフェースが前記書込みデータ・ワード信号
    に応答して、各前記書込みデータ・ワード用のＮビット
    の誤り訂正データ信号を生成すると共に、前記書込みデ
    ータ・ワード信号に関連して前記モジュール・バスに前
    記誤り訂正データ信号を送出する誤り訂正手段を備え、 前記Ｋが（Ｍ＋１）の積分体とＰの積分体とである請求
    項（３）に記載のシステム。
  6. （６）前記メモリ・モジュールにて、 前記第１種のプロセッサ・アドレス信号がシステム・メ
    モリ・スペースをアドレス指定し、前記モジュール・ア
    ドレス指定手段が前記供給されたメモリ・スペース・ア
    ドレス信号に応答して、対応するアドレス位置を指定し
    、 前記制御手段が、モジュール・バス・サイクル時に前記
    制御手段と前記モジュール・バスとの間にて読出しデー
    タ・ワードを指定するデータ信号を転送するマルチプレ
    クサ手段を有し、 前記インターフェースが前記モジュール・バスを通した
    読出しデータ・ワード信号に応答して、前記プロセッサ
    ・バスに対応する読出しデータ・ワード信号を送出し、 これにより並列メモリ・トランザクションにてＰ個の前
    記読出しデータ・ワード信号が前記アドレス指定された
    位置アレイから前記制御手段に転送され、しかる後に、
    Ｐ回の連続したモジュール・バス・サイクルにて前記プ
    ロセッサへの転送用の前記モジュール・バスに転送され
    るようにした請求項（２）に記載のシステム。
  7. （７）前記メモリ・モジュールにて、 前記隣接位置の第２のセットがＸ×Ｙ形式のフレーム・
    バッファの画素（ｘ、ｙ）を指定する信号を記憶する図
    形のフレーム・バッファ・メモリを備え、前記メモリ要
    素の前記直列出力ポートと前記出力回路構成体との間の
    結線を通して前記メモリ要素位置を前記フレーム・バッ
    ファにマッピングするようになし、 前記隣接位置の第２のセットが前記モジュール・アドレ
    ス指定手段によって、おのおのが前記フレーム・バッフ
    ァに関して所定のオリジンを有する複数のフレーム・バ
    ッファ画素アップデイト・アレイとしてアドレス指定が
    可能であり、この際、各前記隣接位置が前記アップデイ
    ト・アレイのオリジンに関してオフセットによりアドレ
    ス指定可能であり、 各前記アップデイト・アレイの信号がＷ×Ｈ形式のフレ
    ーム・バッファ画素を指定し、ＸがＷの積分体でＹがＨ
    の積分体であり、前記アップデイト・アレイの画素が並
    列メモリ・トランザクションにて同時に更新可能であり
    、前記アップデイト・アレイのセットが前記フレーム・
    バッファを構成してなり、 前記第２種のプロセッサ・アドレス信号が前記フレーム
    ・バッファ・メモリをアドレス指定し、前記制御手段が
    前記モジュール・バスと前記制御手段との間にてデータ
    を転送するマルチプレクサ・デマルチプレクサ手段を有
    し、 前記メモリ・モジュール・アドレス指定手段が前記第２
    種のプロセッサ・アドレス信号に応答して、前記制御手
    段と指定された前記アップデイト・アレイの位置との間
    にて信号の並列転送を行うためにアレイ・オリジンを指
    定するアドレス位置信号を供給すると共に、前記指定さ
    れたアップデイト・アレイ内にてオフセットを指定する
    マスク情報信号を供給し、 前記制御手段の前記マルチプレクサ・デマルチプレクサ
    手段が前記マスク情報信号に応答して、前記転送された
    アップデイト・アレイ信号から、前記プロセッサ・アド
    レス信号によって指定された画素信号を選択してなる請
    求項（２）に記載のシステム。
  8. （８）前記メモリ・モジュールにて、 Ｋ＝Ｗ×Ｈである請求項（７）に記載のシステム。
  9. （９）プロセッサと、 プロセッサ・バスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれ設けられ、前記出力回路構成体につな
    がれている並列出力ポート、及びランダム・アクセス・
    ポートをそれぞれ有するＫ個のメモリ要素と、 前記プロセッサから受信した動作データ信号に応答して
    、要素オリジンに関する１つのアドレス位置を各前記メ
    モリ要素に対して並列に供給すると同時に、アドレス指
    定された位置アレイを備えた対応する前記メモリ位置を
    各前記メモリ要素にて指定するアドレス信号を供給する
    メモリ・モジュール・アドレス指定手段と、 前記モジュール・バスにつながれ、各前記メモリ要素の
    前記ランダム・アクセス・ポートにより前記メモリ要素
    と相互に並列につながれて、本手段と各前記メモリ要素
    との間で前記アドレス指定の位置アレイに記憶された信
    号を並列に転送するようにした制御手段と、を有し、 前記制御手段が前記プロセッサから転送された前記動作
    データ信号に応答して、前記動作データ信号と前記アド
    レス指定された位置アレイの信号に関して動作を実行す
    ることにより合成信号を生成すると共に、前記メモリ要
    素のアドレス指定された位置アレイに対して前記合成信
    号を並列に転送するようにしたデータ処理システム。
  10. （１０）プロセッサと、 プロセッサ・バスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれ設けられ、前記出力回路構成体につな
    がれている直列出力ポート、及びランダム・アクセス・
    ポートをそれぞれ有するに個のメモリ要素と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ要素に対して並列に供給すると同時に、アドレス指定
    された位置アレイを備えた対応する前記メモリ位置を各
    前記メモリ要素にてアドレス指定するメモリ・モジュー
    ル・アドレス指定手段と、 前記モジュール・バスにつながれ、各前記メモリ要素の
    前記ランダム・アクセス・ポートにより前記メモリ要素
    と相互に並列につながれて、前記アドレス指定された位
    置アレイと本手段との間で並列に信号転送をなすように
    した制御手段と、を有し、 前記メモリ・モジュール・アドレス指定手段が第１種の
    プロセッサ・アドレス信号に応答して、隣接する位置の
    第１のセットからなる構成要素を備えた前記位置アレイ
    を指定するアドレス信号を供給すると共に、第２種のプ
    ロセッサ・アドレス信号に応答して、隣接する位置の第
    ２のセットからなる構成要素を備えた前記位置アレイを
    指定するアドレス信号を供給するようになし、 前記制御手段が動作データ信号に応答して、前記動作デ
    ータ信号と前記アドレス指定された位置アレイの信号と
    に関して動作することによって合成信号を生成すると共
    に、前記第２のセットでの前記アドレス指定された位置
    アレイの位置に対して前記合成信号を並列に転送するよ
    うにしたデータ処理システム。
  11. （１１）前記メモリ・モジュールにて、 前記第１種のプロセッサ・アドレス信号がシステム・メ
    モリ・スペースをアドレス指定し、前記制御手段が前記
    プロセッサからの前記動作データ信号に応答して、前記
    インターフェースに要求信号を供給し、 前記インターフェースが前記要求信号と、前記インター
    フェースにて継続中のプロセッサ・システム・メモリ・
    アドレスがないこととに応答して、許可状態信号を生成
    し、 前記制御手段が前記許可状態信号によって使用可能とな
    り、前記動作データ信号と、前記隣接位置の第２のセッ
    トにおける前記特定のアドレス指定れた位置アレイとに
    関して動作を行うようにした請求項（１０）に記載のシ
    ステム。
  12. （１２）前記メモリ・モジュールにて、 前記第１種のプロセッサ・アドレス信号がシステム・メ
    モリ・スペースをアドレス指定し、前記隣接位置の第２
    のセットがＸ×Ｙ形式のフレーム・バッファの画素（ｘ
    、ｙ）を指定する信号を記録する図形フレーム・バッフ
    ァ・メモリを備え、前記メモリ要素の前記直列出力ポー
    トと前記出力回路構成体との間の結線を通して前記メモ
    リ要素位置を前記フレーム・バッファにマッピングする
    ようになし、 前記隣接位置の第２のセットが前記モジュール・アドレ
    ス指定手段によって、おのおのが前記フレーム・バッフ
    ァに関して所定のオリジンを有する複数のフレーム・バ
    ッファ画素アップデイト・アレイとしてアドレス指定が
    可能であり、この際、各前記隣接位置が前記アップデイ
    ト・アレイのオリジンに関してオフセットによりアドレ
    ス指定可能であり、 各前記アップデイト・アレイの信号がＷ×Ｈ形式のフレ
    ーム・バッファ画素を指定し、ＸがＷの積分体でＹがＨ
    の積分体であり、前記アップデイト・アレイの画素が並
    列メモリ・トランザクションにて同時に更新可能であり
    、前記アップデイト・アレイのセットが前記フレーム・
    バッファを構成してなり、 前記第２種のプロセッサ・アドレス信号が前記フレーム
    ・バッファ・メモリをアドレス指定し、前記制御手段が
    前記プロセッサからの前記動作データ信号に応答して、
    前記インターフェースにフレーム・バッファ動作要求信
    号を供給し、前記インターフェースが前記フレーム・バ
    ッファ動作要求信号と、前記インターフェースにて係属
    中のプロセッサ・システム・メモリ・アドレスがないこ
    ととに応答して、許可状態信号を生成し、前記制御手段
    が前記許可状態信号によって使用可能となり、前記動作
    データ信号と、指定された前記アップデイト・アレイと
    に関してフレーム・バッファ動作をなすようにした請求
    項（１０）に記載のシステム。
  13. （１３）プロセッサと、 プロセッサ・バスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれ設けられ、前記出力回路構成体につな
    がれている直列出力ポート、及びランダム・アクセス・
    ポートをそれぞれ有するＫ個のメモリ要素と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ要素に対して並列に供給すると同時に、アドレス指定
    された位置アレイを備えた対応する前記メモリ位置を各
    前記メモリ要素にてアドレス指定するメモリ・モジュー
    ル・アドレス指定手段と、 前記モジュール・バスにつながれ、各前記メモリ要素の
    前記ランダム・アクセス・ポートにより前記メモリ要素
    と相互に並列につながれて、前記アドレス指定された位
    置アレイと本手段との間で並列に信号転送をなすように
    した制御手段と、を有し、 前記メモリ・モジュール・アドレス指定手段がプロセッ
    サ・フレーム・バッファ・アドレス信号に応答して、隣
    接位置のセットからなる構成要素を備えた前記位置アレ
    イを指定する信号を生成し、この際、前記隣接位置のセ
    ットがＸ×Ｙ形式のフレーム・バッファの画素（ｘ、ｙ
    ）を指定する信号を記憶する図形フレーム・バッファ・
    メモリを備え、前記メモリ要素の前記直列出力ポートと
    前記出力回路構成体との間の結線を通して前記メモリ要
    素位置を前記フレーム・バッファにマッピングするよう
    になし、 前記隣接位置の第２のセットが前記モジュール・アドレ
    ス指定手段によって、おのおのが前記フレーム・バッフ
    ァに関して所定のオリジンを有する複数のフレーム・バ
    ッファ画素アップデイト・アレイとしてアドレス指定可
    能であり、この際、各前記隣接位置が前記アップデイト
    ・アレイのオリジンに関してオフセットによりアドレス
    指定可能であり、 各前記アップデイト・アレイの信号がＷ×Ｈ形式のフレ
    ーム・バッファ画素を指定し、ＸがＷの積分体でＹがＨ
    の積分体であり、前記アップデイト・アレイの画素が並
    列メモリ・トランザクションにて同時に更新可能であり
    、前記アップデイト・アレイのセットが前記フレーム・
    バッファを構成してなり、 前記制御手段が前記モジュール・バスと前記制御手段と
    の間にてデータを転送するマルチプレクサ・デマルチプ
    レクサ手段を有し、 前記メモリ・モジュール・アドレス指定手段がプロセッ
    サ・フレーム・バッファ読出し書込み動作アドレス信号
    に応答して、アレイ・オリジンを指定するアドレス位置
    信号を供給すると共に、前記指定されたアップデイト・
    アレイ内にてオフセットを指定するマスク情報信号を供
    給し、 前記制御手段の前記マルチプレクサ・デマルチプレクサ
    手段が前記マスク情報信号に応答して、前記転送された
    アップデイト・アレイ信号から、前記プロセッサ・フレ
    ーム・バッファ読出し書込み動作アドレス信号によって
    指定された画素信号を選択し、 前記制御手段が前記プロセッサからの動作データ信号に
    応答して、前記インターフェースにフレーム・バッファ
    動作要求信号を供給し、 前記インターフェースが前記フレーム・バッファ動作要
    求信号に応答して、許可状態信号を供給し、 前記制御手段が前記許可状態信号によって使用可能とな
    って、前記動作データ信号に関して前記フレーム・バッ
    ファ動作を行うための前記信号と、前記指定されたアッ
    プデイト・アレイの信号とに関して前記フレーム・バッ
    ファ動作を実行することにより合成信号を生成すると共
    に、前記指定されたアップデイト・アレイの位置に前記
    合成信号を並列に転送するようにしたデータ処理システ
    ム。
  14. （１４）前記メモリ・モジュールにて、 前記メモリ・モジュール・アドレス指定手段がプロセッ
    サ・システム・メモリ・アドレス信号に応答して、隣接
    位置の第２のセットからなる構成要素を備えている前記
    位置アレイを指定するアドレス信号を供給し、 前記インターフェースが前記フレーム・バッファ動作要
    求信号、及び前記インターフェースにて係属しているプ
    ロセッサ・システム・メモリ・アドレスとプロセッサ・
    フレーム・バッファ読出し書込み動作アドレスとがない
    ことに応答して、前記許可状態信号を供給してなる請求
    項（１３）に記載のシステム。
  15. （１５）プロセッサと、 プロセッサ・バスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれ設けられ、直列出力ポートとランダム
    ・アクセス・ポートとをそれぞれ有するＫ個のメモリ要
    素をおのおのが備えているＬ個のメモリ・バンクと、 前記モジュール・バスと対応するメモリ・バンクとにそ
    れぞれ接続され、前記対応するメモリ・バンクにおける
    各前記メモリ要素の前記ランダム・アクセス・ポートに
    より前記メモリ・バンクの前記メモリ要素と相互に並列
    にそれぞれ接続されてなるＬ個の制御手段と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ・バンクの各前記メモリ要素に対して並列に供給する
    と同時に、隣接するメモリ要素位置の対からなる構成要
    素を有するアドレス指定された位置アレイを備えてなる
    対応する前記メモリ位置を各前記メモリ要素にてアドレ
    ス指定するメモリ・モジュール・アドレス指定手段と、
    を有し、前記隣接位置のセットがＸ×Ｙ形式のフレーム
    ・バッファの画素（ｘ、ｙ）を指定する信号を記憶する
    図形フレーム・バッファ・メモリを備え、前記モジュー
    ル・アドレス指定手段によって、おのおのが前記フレー
    ム・バッファに関して所定のオリジンを有する複数のフ
    レーム・バッファ画素アップデイト・アレイとしてアド
    レス指定可能であり、この際、各前記隣接位置が前記ア
    ップデイト・アレイのオリジンに関してオフセットによ
    りアドレス指定可能であり、 各前記アップデイト・アレイの信号がＷ×Ｈ形式のフレ
    ーム・バッファ画素を指定し、ＸがＷの積分体でＹがＨ
    の積分体をなし、Ｗ×ＨがＫ×Ｌに等しく、前記アップ
    デイト・アレイの画素が並列メモリ・トランザクション
    にて同時に更新可能であり、前記アップデイト・アレイ
    の対がフレーム・バッファを構成してなり、 各前記メモリ要素の前記直列出力ポートが前記出力回路
    構成体につながれ、これにより前記Ｌ個のメモリ・バン
    クにおける指定された、Ｗ×Ｈ形式のフレーム・バッフ
    ァ画素に対して、アップデイト・アレイからラスター配
    列で表示をリフレッシュする際、前記メモリ要素位置を
    画素信号出力図の前記フレーム・バッファにマッピング
    するようにしたデータ処理システム。
  16. （１６）プロセッサと、 プロセッサ・パスと、 メモリ・モジュールと、を具備し、 前記メモリ・モジュールが、 前記プロセッサ・バスにつながれたインターフェースと
    、 前記インターフェースにつながれたモジュール・バスと
    、 表示手段につながれた出力回路構成体と、 要素オリジンに関しアドレス指定可能な等しい数のメモ
    リ位置がそれぞれ設けられ、直列出力ポートとランダム
    ・アクセス・ポートとをそれぞれ有するＫ個のメモリ要
    素をおのおのが備えているＬ個のメモリ・バンクと、 前記モジュール・バスと対応すにメモリ・バンクとにそ
    れぞれ接続され、前記対応するメモリ・バンクにおける
    各前記メモリ要素の前記ランダム・アクセス・ポートに
    より前記メモリ・バンクの前記メモリ要素と相互に並列
    にそれぞれ接続されてなるＬ個の制御手段と、 要素オリジンに関する１つのアドレス位置を各前記メモ
    リ・バンクの各前記メモリ要素に対して並列に供給する
    と同時に、隣接するメモリ要素位置の対からなる構成要
    素を有するアドレス指定された位置アレイを備えてなる
    対応する前記メモリ位置を各前記メモリ要素にてアドレ
    ス指定するメモリ・モジュール・アドレス指定手段と、
    を有し、前記隣接位置のセットがＸ×Ｙ形式のフレーム
    ・バッファの画素（ｘ、ｙ）を指定する信号を記憶する
    図形フレーム・バッファ・メモリを備え、前記モジュー
    ル・アドレス指定手段によって、おのおのが前記フレー
    ム・バッファに関して所定のオリジンを有する複数のフ
    レーム・バッファ画素アップデイト・アレイとしてアド
    レス指定可能であり、この際、各前記隣接位置が前記ア
    ップデイト・アレイのオリジンに関してオフセットによ
    りアドレス指定可能であり、 各前記アップデイト・アレイの信号がＷ×Ｈ形式のフレ
    ーム・バッファ画素を指定し、ＸがＷの積分体でＹがＨ
    の積分体をなし、Ｗ×ＨがＫ×Ｌに等しく、前記アップ
    デイト・アレイの画素が並列メモリ・トランザクション
    にて同時に更新可能であり、前記アップデイト・アレイ
    の対がフレーム・バッファを構成してなり、 各前記メモリ要素の前記直列出力ポートが前記出力回路
    構成体につながれ、これにより表示画素（ｘ、ｙ）に対
    して、前記Ｌ個のメモリ・バンクのおのおのから画素信
    号を連続的にリフレッシュする際、前記メモリ要素位置
    を出力用の前記フレーム・バッファにマッピングするよ
    うにしたデータ処理システム。
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