JPH01302444A - 論理アドレスキャッシュ制御方式 - Google Patents
論理アドレスキャッシュ制御方式Info
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- JPH01302444A JPH01302444A JP63132982A JP13298288A JPH01302444A JP H01302444 A JPH01302444 A JP H01302444A JP 63132982 A JP63132982 A JP 63132982A JP 13298288 A JP13298288 A JP 13298288A JP H01302444 A JPH01302444 A JP H01302444A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1063—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently virtually addressed
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、論理アドレスでキャッシュアクセスが可能
な論理アドレスキャッシュメモリ装置と共有メモリ（共
有メモリ領域）が確保された主メモリとを備えた情報処
理システムに係り、特にキャッシュミス発生時における
論理アドレスキャッシュ制御方式に関する。
な論理アドレスキャッシュメモリ装置と共有メモリ（共
有メモリ領域）が確保された主メモリとを備えた情報処
理システムに係り、特にキャッシュミス発生時における
論理アドレスキャッシュ制御方式に関する。
（従来の技術）
一般に論理アドレスキャッシュメモリ装置は、主メモリ
の一部の写しがブロック単位で置かれるキャッシュデー
タメモリ、並びにこのキャッシュデータメモリに置かれ
ている各ブロックに対応する論理アドレス領域を示すア
ドレスタグを含むタグ情報が登録されるキャッシュタグ
メモリを有している。論理アドレスキャッシュメモリ装
置では、例えばＣＰＵから主メモリアクセスのための論
理アドレスが出力されると、キャッシュタグメモリを参
照してその論理アドレスに対応するアドレスタグが登録
されているか否かが調べられ、キャツシュヒツト／ミス
の判定が行われる。そしてキャツシュヒツトが判定され
た場合には、キャッシュデータメモリの対応ブロックが
アクセスされる。
の一部の写しがブロック単位で置かれるキャッシュデー
タメモリ、並びにこのキャッシュデータメモリに置かれ
ている各ブロックに対応する論理アドレス領域を示すア
ドレスタグを含むタグ情報が登録されるキャッシュタグ
メモリを有している。論理アドレスキャッシュメモリ装
置では、例えばＣＰＵから主メモリアクセスのための論
理アドレスが出力されると、キャッシュタグメモリを参
照してその論理アドレスに対応するアドレスタグが登録
されているか否かが調べられ、キャツシュヒツト／ミス
の判定が行われる。そしてキャツシュヒツトが判定され
た場合には、キャッシュデータメモリの対応ブロックが
アクセスされる。
さて、上記のような論理アドレスキャッシュメモリ装置
を備えた情報処理システムにおいて、主メモリ内の１つ
の所定サイズの物理アドレス領域に対して異なった論理
アドレス領域の割付けが可能な共有メモリを実現する場
合、次のようなアライアス制約が必要となる。このアラ
イアス制約とは、主メモリ上に確保される共有メモリの
各アドレスに割当てられる論理アドレスの下位ｎビット
を、対応する共有メモリの物理アドレスの下位ｎビット
に一致させることである。このｎは、キャッシュデータ
メモリ容ｆｆｉ２Ｆ１バイトで決定される。明らかなよ
うに、共有メモリは論理アドレスの下位ｎビットを除く
上位ビットで指定される共有メモリ領域（共有メモリペ
ージ）を単位に管理され、共有メモリ領域内のアドレス
位置を示す物理アドレスの下位ｎビット（即ち、共有メ
モリ領域内相対アドレス）は、対応する論理アドレスの
下位ｎビットに一致する。この場合、キャッシュタグメ
モリのアドレスタグには、対応する論理アドレスの下位
ｎビットを除く上位ビットが用いられる。
を備えた情報処理システムにおいて、主メモリ内の１つ
の所定サイズの物理アドレス領域に対して異なった論理
アドレス領域の割付けが可能な共有メモリを実現する場
合、次のようなアライアス制約が必要となる。このアラ
イアス制約とは、主メモリ上に確保される共有メモリの
各アドレスに割当てられる論理アドレスの下位ｎビット
を、対応する共有メモリの物理アドレスの下位ｎビット
に一致させることである。このｎは、キャッシュデータ
メモリ容ｆｆｉ２Ｆ１バイトで決定される。明らかなよ
うに、共有メモリは論理アドレスの下位ｎビットを除く
上位ビットで指定される共有メモリ領域（共有メモリペ
ージ）を単位に管理され、共有メモリ領域内のアドレス
位置を示す物理アドレスの下位ｎビット（即ち、共有メ
モリ領域内相対アドレス）は、対応する論理アドレスの
下位ｎビットに一致する。この場合、キャッシュタグメ
モリのアドレスタグには、対応する論理アドレスの下位
ｎビットを除く上位ビットが用いられる。
上記のアライアス制約のもとて共有メモリが実現される
情報処理システムにおいて、例えばＣＰＵからの主メモ
リアクセス要求に対して論理アドレスキャッシュメモリ
装置でキャッシュミスが判定された場合、アクセス先を
示す論理アドレスに対応する論理アドレス領域とキャッ
シュミス判定に用いられたキャッシュタグメモリがらの
アドレスタグに対応する論理アドレス領域とが同一の物
理アドレス領域（共有メモリ領域）に割付けられている
ならば、目的データはキャッシュデータメモリに格納さ
れていることから、通常のキャッシュミスと同様に主メ
モリアクセスを行うのは無駄である。そこで、上記の情
報処理システムには、上記２つの論理アドレス領域が同
一の物理アドレス領域に割付けられているか否かをチエ
ツクするための物理アドレス一致検出機構が設けられる
のが一般的である。
情報処理システムにおいて、例えばＣＰＵからの主メモ
リアクセス要求に対して論理アドレスキャッシュメモリ
装置でキャッシュミスが判定された場合、アクセス先を
示す論理アドレスに対応する論理アドレス領域とキャッ
シュミス判定に用いられたキャッシュタグメモリがらの
アドレスタグに対応する論理アドレス領域とが同一の物
理アドレス領域（共有メモリ領域）に割付けられている
ならば、目的データはキャッシュデータメモリに格納さ
れていることから、通常のキャッシュミスと同様に主メ
モリアクセスを行うのは無駄である。そこで、上記の情
報処理システムには、上記２つの論理アドレス領域が同
一の物理アドレス領域に割付けられているか否かをチエ
ツクするための物理アドレス一致検出機構が設けられる
のが一般的である。
従来、上記した物理アドレス一致検出機構は、論理アド
レスキャッシュメモリ装置においてキャッシュミスが検
出されると必ず起動され、まずアクセス先を示す論理ア
ドレスの下位ｎビットを除く上位ビットと、キャッシュ
ミス判定に用いられたキャッシュタグメモリからのアド
レスタグを、それぞれ対応する物理アドレス領域を示す
物理アドレスに変換する。そして物理アドレス一致検出
機構は、変換結果である両物理アドレスが一致するか否
かをチエツクする。この一致検出機構のチエツクの結果
、上記両物理アドレスが一致しないことが判別された場
合には、主メモリへのアクセスが行われる。これに対し
て、上記両物理アドレスが一致していることが判別され
た場合には、キャッシュデータメモリには目的データが
格納されているはずであり、したがって実質上キャツシ
ュヒツトと同等に扱ってキャッシュデータメモリをアク
セスし、主メモリアクセスを禁止する。この方式では、
上記両物理アドレスが一致する場合には、キャッシュミ
スの場合に無条件で主メモリをアクセスする方式に比べ
て高速処理が可能となる。
レスキャッシュメモリ装置においてキャッシュミスが検
出されると必ず起動され、まずアクセス先を示す論理ア
ドレスの下位ｎビットを除く上位ビットと、キャッシュ
ミス判定に用いられたキャッシュタグメモリからのアド
レスタグを、それぞれ対応する物理アドレス領域を示す
物理アドレスに変換する。そして物理アドレス一致検出
機構は、変換結果である両物理アドレスが一致するか否
かをチエツクする。この一致検出機構のチエツクの結果
、上記両物理アドレスが一致しないことが判別された場
合には、主メモリへのアクセスが行われる。これに対し
て、上記両物理アドレスが一致していることが判別され
た場合には、キャッシュデータメモリには目的データが
格納されているはずであり、したがって実質上キャツシ
ュヒツトと同等に扱ってキャッシュデータメモリをアク
セスし、主メモリアクセスを禁止する。この方式では、
上記両物理アドレスが一致する場合には、キャッシュミ
スの場合に無条件で主メモリをアクセスする方式に比べ
て高速処理が可能となる。
しかし、キャッシュミスの度に２回の論理アドレス→物
理アドレス変換が必ず行われることから、上記両物理ア
ドレスが一致しない場合には、無条件で主メモリアクセ
スを行う方式に比べて逆に低速となる。
理アドレス変換が必ず行われることから、上記両物理ア
ドレスが一致しない場合には、無条件で主メモリアクセ
スを行う方式に比べて逆に低速となる。
（発明が解決しようとする課題）
上記したように従来は、論理アト・レスキャッシュメモ
リ装置を備えた情報処理システムおいて共有メモリを実
現する場合、キャッシュミスが発生すると必ず物理アド
レス一致検出機構が起動されて２度のアドレス変換動作
が行われるため、このアドレス変換動作によって求めら
れる２つの物理アドレスが一致しない場合には、結局主
メモリアクセスが必要となり、アドレス変換に要した時
間が逆に無駄になるという問題があった。
リ装置を備えた情報処理システムおいて共有メモリを実
現する場合、キャッシュミスが発生すると必ず物理アド
レス一致検出機構が起動されて２度のアドレス変換動作
が行われるため、このアドレス変換動作によって求めら
れる２つの物理アドレスが一致しない場合には、結局主
メモリアクセスが必要となり、アドレス変換に要した時
間が逆に無駄になるという問題があった。
したがってこの発明は、論理アドレスキャッシュ装置に
おいてキャッシュミスが判定されても、物理アドレス一
致検出機構によって変換される２つの物理アドレスが一
致する可能性がないことが予測できた場合には同検出機
構による２回のアドレス変換動作を禁止することにより
、不要なアドレス変換動作が行われるのを防止できるよ
うにすることを解決すべき課題とする。
おいてキャッシュミスが判定されても、物理アドレス一
致検出機構によって変換される２つの物理アドレスが一
致する可能性がないことが予測できた場合には同検出機
構による２回のアドレス変換動作を禁止することにより
、不要なアドレス変換動作が行われるのを防止できるよ
うにすることを解決すべき課題とする。
［発明の構成］
（課題を解決するための手段）
この発明は、論理アドレスキャッシュメモリ装置を備え
た情報処理システムおいて共有メモリを実現する場合、
異なった論理アドレス領域の割付けが可能な物理メモリ
領域は共有メモリ領域に限られることに着目し、物理ア
ドレス一致検出手段（物理アドレス一致検出機構）のア
ドレス変換に供される各アドレス変換情報に同情報で示
される物理アドレス領域が共有メモリの一部を構成する
か否かを示す共有メモリフラグをそれぞれ付加しておき
、論理アドレスキャッシュメモリ装置においてキャッシ
ュミスが判定された際には、物理アドレス一致検出手段
に対し、主メモリアクセス要求時のアクセス先を示す論
理アドレスの所定フィールドを物理アドレス情報に変換
する第１アドレス変換を行わせ、このアドレス変換に供
されたアドレス変換情報中の共有メモリフラグの状態に
応じ、物理アドレス一致検出手段に対し、主メモリアク
セス要求によるキャッシュタグメモリ参照時に同メモリ
から取出されるタグ情報中のアドレスタグを物理アドレ
ス情報に変換する第２アドレス変換と、上記第１および
第２アドレス変換結果の一致検出とを行わせるようにし
たことを特徴とする特 （作用） 上記の構成によれば、論理アドレスキャッシュメモリ装
置においてキャッシュミスが判定されても、物理アドレ
ス一致検出手段による第１アドレス変換に供されたアド
レス変換情報中の共有メモリフラグが真でない場合、即
ちアクセス先を示す論理アドレスが属する論理アドレス
領域が割付けられた物理アドレス領域が共有メモリ領域
でない場合には、物理アドレス一致検出手段による以降
の動作（第２アドレス変換動作）を禁止することが可能
となる。上記論理アドレスが属する論理アドレス領域が
割付けられた物理アドレス領域が共有メモリ領域でない
場合、この物理アドレス領域に他の論理アドレス領域（
特に、キャッシュミス判定に際して参照されたタグ情報
中のアドレスタグで示される論理アドレス領域）が割付
けられることはなく、シたがって物理アドレス一致検出
手段の一連の動作を従来のように無条件で行わせること
は無駄であり、上記のように第２アドレス変換動作を禁
止することにより、処理速度の低下が防止できる。
た情報処理システムおいて共有メモリを実現する場合、
異なった論理アドレス領域の割付けが可能な物理メモリ
領域は共有メモリ領域に限られることに着目し、物理ア
ドレス一致検出手段（物理アドレス一致検出機構）のア
ドレス変換に供される各アドレス変換情報に同情報で示
される物理アドレス領域が共有メモリの一部を構成する
か否かを示す共有メモリフラグをそれぞれ付加しておき
、論理アドレスキャッシュメモリ装置においてキャッシ
ュミスが判定された際には、物理アドレス一致検出手段
に対し、主メモリアクセス要求時のアクセス先を示す論
理アドレスの所定フィールドを物理アドレス情報に変換
する第１アドレス変換を行わせ、このアドレス変換に供
されたアドレス変換情報中の共有メモリフラグの状態に
応じ、物理アドレス一致検出手段に対し、主メモリアク
セス要求によるキャッシュタグメモリ参照時に同メモリ
から取出されるタグ情報中のアドレスタグを物理アドレ
ス情報に変換する第２アドレス変換と、上記第１および
第２アドレス変換結果の一致検出とを行わせるようにし
たことを特徴とする特 （作用） 上記の構成によれば、論理アドレスキャッシュメモリ装
置においてキャッシュミスが判定されても、物理アドレ
ス一致検出手段による第１アドレス変換に供されたアド
レス変換情報中の共有メモリフラグが真でない場合、即
ちアクセス先を示す論理アドレスが属する論理アドレス
領域が割付けられた物理アドレス領域が共有メモリ領域
でない場合には、物理アドレス一致検出手段による以降
の動作（第２アドレス変換動作）を禁止することが可能
となる。上記論理アドレスが属する論理アドレス領域が
割付けられた物理アドレス領域が共有メモリ領域でない
場合、この物理アドレス領域に他の論理アドレス領域（
特に、キャッシュミス判定に際して参照されたタグ情報
中のアドレスタグで示される論理アドレス領域）が割付
けられることはなく、シたがって物理アドレス一致検出
手段の一連の動作を従来のように無条件で行わせること
は無駄であり、上記のように第２アドレス変換動作を禁
止することにより、処理速度の低下が防止できる。
（実施例）
第１図はこの発明を適用する論理アドレスキャッシュメ
モリ装置を備えた情報処理システムの一実施例を示す要
部ブロック構成図であり、１１は主メモリである。この
主メモリ１１の一部は、共有メモリとして用いられる。
モリ装置を備えた情報処理システムの一実施例を示す要
部ブロック構成図であり、１１は主メモリである。この
主メモリ１１の一部は、共有メモリとして用いられる。
この共有メモリは、物理アドレスの下位ｎビットを除く
上位ビットで指定されるサイズが２ｒＬバイトの共有メ
モリ領域（共有メモリページ）を単位に管理される。１
つの共有メモリ領域には、論理アドレスの下位ｎビット
を除く上位ビットで指定される異なる論理アドレス領域
の割付けが可能である。共有メモリ領域内のアドレス位
置を示す物理アドレスの下位ｎビット（共有メモリ領域
内相対アドレス）は、対応する論理アドレスの下位ｎビ
ットに一致する。
上位ビットで指定されるサイズが２ｒＬバイトの共有メ
モリ領域（共有メモリページ）を単位に管理される。１
つの共有メモリ領域には、論理アドレスの下位ｎビット
を除く上位ビットで指定される異なる論理アドレス領域
の割付けが可能である。共有メモリ領域内のアドレス位
置を示す物理アドレスの下位ｎビット（共有メモリ領域
内相対アドレス）は、対応する論理アドレスの下位ｎビ
ットに一致する。
１２はアドレスバス、１３はデータバス１３である。
２０は論理アドレスキャッシュメモリ装置である。
論理アドレスキャッシュメモリ装置２ｏは、主メモリ１
１の一部の写しが２ｍバイト（ｍａｎ）のプロ・９り単
位で置かれる２ｍバイトのキャッシュデータメモリ２１
、並びにキャッシュデータメモリ２１のブロック数と同
数のエントリを持つキャッシュタグメモリ２２を有する
。キャッシュデータメモリ２１およびキャッシュタグメ
モリ２２は、アドレスバス１２上の論理アドレスの下位
ｎビットのうちの上位ｎ−ｍビットによってアクセスさ
れる。キャッシュタグメモリ２２の各エントリには、同
エントリと対応するキャッシュデータメモリ２１に置か
れているブロックが属する２ｎバイトの論理アドレス領
域を示すアドレスタグＡＴＡＧ （該当論理アドレスの
下位ｎビットを除く上位ビット）、同タグＡＴＡＧが有
効であるか否かを示す有効性情報（バリッドビット）Ｖ
１主メモリ保護情報Ｐなどの周知の情報、および同タグ
ＡＴＡＧの示す論理アドレス領域が割付けられる物理ア
ドレス領域が共有メモリ領域であるか否かを示す共有メ
モリフラグＳＭＦを有するタグ情報が登録される。
１の一部の写しが２ｍバイト（ｍａｎ）のプロ・９り単
位で置かれる２ｍバイトのキャッシュデータメモリ２１
、並びにキャッシュデータメモリ２１のブロック数と同
数のエントリを持つキャッシュタグメモリ２２を有する
。キャッシュデータメモリ２１およびキャッシュタグメ
モリ２２は、アドレスバス１２上の論理アドレスの下位
ｎビットのうちの上位ｎ−ｍビットによってアクセスさ
れる。キャッシュタグメモリ２２の各エントリには、同
エントリと対応するキャッシュデータメモリ２１に置か
れているブロックが属する２ｎバイトの論理アドレス領
域を示すアドレスタグＡＴＡＧ （該当論理アドレスの
下位ｎビットを除く上位ビット）、同タグＡＴＡＧが有
効であるか否かを示す有効性情報（バリッドビット）Ｖ
１主メモリ保護情報Ｐなどの周知の情報、および同タグ
ＡＴＡＧの示す論理アドレス領域が割付けられる物理ア
ドレス領域が共有メモリ領域であるか否かを示す共有メ
モリフラグＳＭＦを有するタグ情報が登録される。
３０は物理アドレス一致検出機構である。物理アドレス
一致検出機構３０は、アドレスバス１２上の論理アドレ
スの下位ｎビットを除く上位アドレス、およびキャッシ
ュタグメモリ２２から読出されるタグ情報のうちのアド
レスタグＡＴＡＧのいずれか一方を選択するためのセレ
クタ（ＳＥＬ）３１、セレクタ３１から選択出力される
論理アドレス情報を物理アドレス情報（物理アドレスの
下位ｎビットを除く上位アドレス）ＰＡに変換するのに
供されるアドレス変換テーブル３２を持つメモリ、管理
ユニット（ＭＭＵ）３３を有する。アドレス変換テーブ
ル３２は論理アドレスの下ｔｉｎビットを除く上位アド
レスで指定可能な複数のエントリを有しており、各エン
トリには対応する論理アドレス（の上位ビット）で指定
される論理アドレス領域が割付けられる主メモリ１１の
物理アドレス領域を示す物理アドレス情報ＰＡ、主メモ
リ保護情報Ｐなどの周知の情報、および物理アドレス情
報ＰＡで示される物理アドレス領域が共有メモリ領域で
あるか否かを示す共有メモリフラグＳＭＦを有するアド
レス変換情報が登録される。この共有メモリフラグＳＭ
Ｆの真（オン）／偽（オフ）設定はオペレーティングシ
ステム（ＯＳ）の制御によって行われる。
一致検出機構３０は、アドレスバス１２上の論理アドレ
スの下位ｎビットを除く上位アドレス、およびキャッシ
ュタグメモリ２２から読出されるタグ情報のうちのアド
レスタグＡＴＡＧのいずれか一方を選択するためのセレ
クタ（ＳＥＬ）３１、セレクタ３１から選択出力される
論理アドレス情報を物理アドレス情報（物理アドレスの
下位ｎビットを除く上位アドレス）ＰＡに変換するのに
供されるアドレス変換テーブル３２を持つメモリ、管理
ユニット（ＭＭＵ）３３を有する。アドレス変換テーブ
ル３２は論理アドレスの下ｔｉｎビットを除く上位アド
レスで指定可能な複数のエントリを有しており、各エン
トリには対応する論理アドレス（の上位ビット）で指定
される論理アドレス領域が割付けられる主メモリ１１の
物理アドレス領域を示す物理アドレス情報ＰＡ、主メモ
リ保護情報Ｐなどの周知の情報、および物理アドレス情
報ＰＡで示される物理アドレス領域が共有メモリ領域で
あるか否かを示す共有メモリフラグＳＭＦを有するアド
レス変換情報が登録される。この共有メモリフラグＳＭ
Ｆの真（オン）／偽（オフ）設定はオペレーティングシ
ステム（ＯＳ）の制御によって行われる。
物理アドレス一致検出機構３０は更に、メモリ管理ユニ
ット３３から出力される（アドレスバス１２上の論理ア
ドレスの上位アドレスに対する）物理アドレス情報ＰＡ
とアドレスバス１２上の論理アドレスの下位ｎビットと
の連結アドレス（物理アドレス）をラッチするラッチ３
４、および比較器３５を有する。この比較器３５は、ラ
ッチ３４にラッチされた物理アドレスと、メモリ管理ユ
ニット３３から出力される（キャッシュタグメモリ２２
からのアドレスタグＡＴＡＧに対する）物理アドレス情
報ＰＡとアドレスバス１２上の論理アドレスの下位ｎビ
ットとの連結アドレス（物理アドレス）とを比較して一
致を検出するのに用いられる。
ット３３から出力される（アドレスバス１２上の論理ア
ドレスの上位アドレスに対する）物理アドレス情報ＰＡ
とアドレスバス１２上の論理アドレスの下位ｎビットと
の連結アドレス（物理アドレス）をラッチするラッチ３
４、および比較器３５を有する。この比較器３５は、ラ
ッチ３４にラッチされた物理アドレスと、メモリ管理ユ
ニット３３から出力される（キャッシュタグメモリ２２
からのアドレスタグＡＴＡＧに対する）物理アドレス情
報ＰＡとアドレスバス１２上の論理アドレスの下位ｎビ
ットとの連結アドレス（物理アドレス）とを比較して一
致を検出するのに用いられる。
４０は物理アドレス一致検出機構３０を制御する制御部
である。制御部４０は、論理アドレスキャッシュメモリ
装置２０から出力されるキャッシュミスを示すキャッシ
ュミス信号２３、キャッシュタグメモリ２２から読出さ
れるタグ情報のうちの共有メモリフラグＳＭＦ、および
メモリ管理ユニット３３のアドレス変換時に同ユニット
３３から出力される共有メモリフラグＳＭＦをもとに、
選択信号４１によるセレクタ３１の切替え制御、および
ラッチ信号４２によるラッチ３４の制御等を行うように
構成される。
である。制御部４０は、論理アドレスキャッシュメモリ
装置２０から出力されるキャッシュミスを示すキャッシ
ュミス信号２３、キャッシュタグメモリ２２から読出さ
れるタグ情報のうちの共有メモリフラグＳＭＦ、および
メモリ管理ユニット３３のアドレス変換時に同ユニット
３３から出力される共有メモリフラグＳＭＦをもとに、
選択信号４１によるセレクタ３１の切替え制御、および
ラッチ信号４２によるラッチ３４の制御等を行うように
構成される。
次に、第１図の構成の動作を説明する。まず図示せぬＣ
ＰＵが主メモリアクセスを要求し、同ＣＰＵからアドレ
スバス１２上にアクセス先を示す論理アドレスが出力さ
れたものとする。アドレスバス１２上の論理アドレスの
下位ｎビットのうちの上位ｎ−ｍビットは、論理アドレ
スキャッシュメモリ装置２０内のキャッシュデータメモ
リ２１のブロック指定並びにキャッシュタグメモリ２２
のエントリ指定に用いられる。このキャッシュタグメモ
リ２２のエントリ指定により、対応エントリのタグ情報
が読出され、論理アドレスキャッシュメモリ装置２０内
の図示せぬキャツシュヒツト検出回路に導かれる。この
キャツシュヒツト検出回路には、アドレスバス１２上の
論理アドレスの下位ｎビットを除く上位アドレスも導か
れる。しかしてキャツシュヒツト検出回路においては、
キャッシュタグメモリ２２からのタグ情報中の有効性情
報Ｖが真の場合に、同タグ情報中のアドレスタグＡＴＡ
Ｇとアドレスバス１２からの論理アドレスの上位アドレ
スとの有効な比較動作が行われる。
ＰＵが主メモリアクセスを要求し、同ＣＰＵからアドレ
スバス１２上にアクセス先を示す論理アドレスが出力さ
れたものとする。アドレスバス１２上の論理アドレスの
下位ｎビットのうちの上位ｎ−ｍビットは、論理アドレ
スキャッシュメモリ装置２０内のキャッシュデータメモ
リ２１のブロック指定並びにキャッシュタグメモリ２２
のエントリ指定に用いられる。このキャッシュタグメモ
リ２２のエントリ指定により、対応エントリのタグ情報
が読出され、論理アドレスキャッシュメモリ装置２０内
の図示せぬキャツシュヒツト検出回路に導かれる。この
キャツシュヒツト検出回路には、アドレスバス１２上の
論理アドレスの下位ｎビットを除く上位アドレスも導か
れる。しかしてキャツシュヒツト検出回路においては、
キャッシュタグメモリ２２からのタグ情報中の有効性情
報Ｖが真の場合に、同タグ情報中のアドレスタグＡＴＡ
Ｇとアドレスバス１２からの論理アドレスの上位アドレ
スとの有効な比較動作が行われる。
もし、上記の比較で一致が検出された場合には、アドレ
スバス１２からの論理アドレスに対応する論理アドレス
領域（が割付けられた主メモリ１１内の物理アドレス領
域）のデータがキャッシュデータメぞす２１内に存在す
るものとして、キャツシュヒツトが判定される。この場
合には、主メモリ１１へのリードアクセス要求時であれ
ば、キャッシュデータメモリ２１からデータが取出され
、データバス１３を介してＣＰＵへ転送される。
スバス１２からの論理アドレスに対応する論理アドレス
領域（が割付けられた主メモリ１１内の物理アドレス領
域）のデータがキャッシュデータメぞす２１内に存在す
るものとして、キャツシュヒツトが判定される。この場
合には、主メモリ１１へのリードアクセス要求時であれ
ば、キャッシュデータメモリ２１からデータが取出され
、データバス１３を介してＣＰＵへ転送される。
これに対してキャッシュミスの場合には、論理アドレス
キャッシュメモリ装置２０（内のキャツシュヒツト検出
回路）から有効なキャッシュミス信号２３が出力され制
御部４０に導かれる。この制御部４０には、キャッシュ
タグメモリ２２からのタグ情報中の共有メモリフラグＳ
ＭＦも導かれる。制御部４０は、論理アドレスキャッシ
ュメモリ装置２ｏがらの有効なキャッシュミス信号２３
に応じて動作を開始し、まず選択信号４１を通常状態の
“０”に保ち、セレクタ３１からアドレスバス１２上の
論理アドレスの下位ｎビットを除く上位アドレスを選択
させる。セレクタ３１から選択出力された論理アドレス
の上位アドレスはメモリ管理ユニット３３に導がれる。
キャッシュメモリ装置２０（内のキャツシュヒツト検出
回路）から有効なキャッシュミス信号２３が出力され制
御部４０に導かれる。この制御部４０には、キャッシュ
タグメモリ２２からのタグ情報中の共有メモリフラグＳ
ＭＦも導かれる。制御部４０は、論理アドレスキャッシ
ュメモリ装置２ｏがらの有効なキャッシュミス信号２３
に応じて動作を開始し、まず選択信号４１を通常状態の
“０”に保ち、セレクタ３１からアドレスバス１２上の
論理アドレスの下位ｎビットを除く上位アドレスを選択
させる。セレクタ３１から選択出力された論理アドレス
の上位アドレスはメモリ管理ユニット３３に導がれる。
メモリ管理ユニット３３は、この論理アドレスの上位ア
ドレスによってアドレス変換テーブル３２の対応するエ
ントリを参照し、同エントリ（のアドレス変換情報）か
ら物理アドレス情報ＰＡを取出して出力する論理アドレ
ス→物理アドレスのアドレス変換を行う。このアドレス
変換結果（物理アドレス情報ＰＡ）はアドレスバス１２
上の論理アドレスの下位ｎビットと連結されてラッチ３
４に導かれ、制御部４０からのラッチ信号４２に応じて
同ラッチ３４にラッチされる。このラッチ３４にラッチ
された連結情報は、アドレスバス１２上の論理アドレス
に対応する物理アドレスとして比較器３５のＡ入力に導
かれる。また、上記のアドレス変換（アドレスバス１２
上の論理アドレスに対するアドレス変換）に供されたア
ドレス変換情報中の共有メモリフラグＳＭＦは制御部４
０に導かれる。更に、上記アドレス変換情報中の主メモ
リ保護情報Ｐおよび共有メモリフラグＳＭＦは、ラッチ
信号４２のタイミングで図示せぬラッチにラッチされる
。
ドレスによってアドレス変換テーブル３２の対応するエ
ントリを参照し、同エントリ（のアドレス変換情報）か
ら物理アドレス情報ＰＡを取出して出力する論理アドレ
ス→物理アドレスのアドレス変換を行う。このアドレス
変換結果（物理アドレス情報ＰＡ）はアドレスバス１２
上の論理アドレスの下位ｎビットと連結されてラッチ３
４に導かれ、制御部４０からのラッチ信号４２に応じて
同ラッチ３４にラッチされる。このラッチ３４にラッチ
された連結情報は、アドレスバス１２上の論理アドレス
に対応する物理アドレスとして比較器３５のＡ入力に導
かれる。また、上記のアドレス変換（アドレスバス１２
上の論理アドレスに対するアドレス変換）に供されたア
ドレス変換情報中の共有メモリフラグＳＭＦは制御部４
０に導かれる。更に、上記アドレス変換情報中の主メモ
リ保護情報Ｐおよび共有メモリフラグＳＭＦは、ラッチ
信号４２のタイミングで図示せぬラッチにラッチされる
。
制御部４０は、キャッシュタグメモリ２２からの共有メ
モリフラグＳＭＦとメモリ管理ユニット３３からの共有
メモリフラグＳＭＦとを調べ、両フラグＳＭＦがいずれ
も真である場合だけ、即ちアドレスバス１２上の論理ア
ドレス（の下位ｎビットのうちの上位ｎ−ｍビット）に
対応するキャッシュタグメモリ２２内エントリに登録さ
れているタグ情報中のアドレスタグＡＴＡＧで示される
論理アドレス領域が割付けられる物理アドレス領域とア
ドレスバス１２上の論理アドレスに対応する論理アドレ
ス領域が割付けられる物理アドレス領域とが、いずれも
共有メモリ領域である場合だけ、選択信号４１を“０”
から“１”に切替える。これにより、セレクタ３１はキ
ャッシュタグメモリ２２から読出されているタグ情報中
のアドレスタグＡＴＡＧをメモリ管理ユニット３３に選
択出力する。
モリフラグＳＭＦとメモリ管理ユニット３３からの共有
メモリフラグＳＭＦとを調べ、両フラグＳＭＦがいずれ
も真である場合だけ、即ちアドレスバス１２上の論理ア
ドレス（の下位ｎビットのうちの上位ｎ−ｍビット）に
対応するキャッシュタグメモリ２２内エントリに登録さ
れているタグ情報中のアドレスタグＡＴＡＧで示される
論理アドレス領域が割付けられる物理アドレス領域とア
ドレスバス１２上の論理アドレスに対応する論理アドレ
ス領域が割付けられる物理アドレス領域とが、いずれも
共有メモリ領域である場合だけ、選択信号４１を“０”
から“１”に切替える。これにより、セレクタ３１はキ
ャッシュタグメモリ２２から読出されているタグ情報中
のアドレスタグＡＴＡＧをメモリ管理ユニット３３に選
択出力する。
メモリ管理ユニット３３は、セレクタ３１から選択出力
されたアドレスタグＡＴＡＧによってアドレス変換テー
ブル３２の対応するエントリを参照し、同エントリ（の
アドレス変換情報）から物理アドレス情報ＰＡを取出し
て出力する。このアドレス変換結果（物理アドレス情報
ＰＡ）はアドレスバス１２上の論理アドレスの下位ｎビ
ットと連結され、比較器３５のＢ入力に導かれる。比較
器３５は、Ａ。
されたアドレスタグＡＴＡＧによってアドレス変換テー
ブル３２の対応するエントリを参照し、同エントリ（の
アドレス変換情報）から物理アドレス情報ＰＡを取出し
て出力する。このアドレス変換結果（物理アドレス情報
ＰＡ）はアドレスバス１２上の論理アドレスの下位ｎビ
ットと連結され、比較器３５のＢ入力に導かれる。比較
器３５は、Ａ。
８両入力に導かれる物理アドレスを比較し、一致／不一
致を示す信号（“１”のとき一致）を制御部４０に出力
する。
致を示す信号（“１”のとき一致）を制御部４０に出力
する。
制御部４０は、選択信号４１を切替えた後の所定タイミ
ングで比較器３５からの出力信号を調べる。
ングで比較器３５からの出力信号を調べる。
もし比較器３５からの信号が一致検出を示していれば、
制御部４０はアドレスバス１２上の論理アドレスが属す
る論理アドレス領域は、キャッシュタグメモリ２２の対
応エントリのアドレスタグＡＴＡＧの示す論理アドレス
領域と同一の共有メモリ領域に割付けられているものと
して、実質的にキャツシュヒツトと同等の扱いとするよ
うに論理アドレスキャッシュメモリ装置２０に通知する
。
制御部４０はアドレスバス１２上の論理アドレスが属す
る論理アドレス領域は、キャッシュタグメモリ２２の対
応エントリのアドレスタグＡＴＡＧの示す論理アドレス
領域と同一の共有メモリ領域に割付けられているものと
して、実質的にキャツシュヒツトと同等の扱いとするよ
うに論理アドレスキャッシュメモリ装置２０に通知する
。
一方、比較器３５からの信号が不一致検出を示していれ
ば、制御部４０はキャッシュミスを最終判断し、ラッチ
３４にラッチされた物理アドレスを用いて主メモリ１１
をアクセスする動作を行う。このアクセス動作は、キャ
ッシュタグメモリ２２からの共有メモリフラグＳＭＦと
メモリ管理ユニット３３からの共有メモリフラグＳＭＦ
との少なくとも一方が偽の場合にも、同様に行われる。
ば、制御部４０はキャッシュミスを最終判断し、ラッチ
３４にラッチされた物理アドレスを用いて主メモリ１１
をアクセスする動作を行う。このアクセス動作は、キャ
ッシュタグメモリ２２からの共有メモリフラグＳＭＦと
メモリ管理ユニット３３からの共有メモリフラグＳＭＦ
との少なくとも一方が偽の場合にも、同様に行われる。
なお、上記両共有メモリフラグＳＭＦの少なくとも一方
が偽の場合には、選択信号４１の切替えおよびメモリ管
理ユニット３３の２回目のアドレス変換は行われず、直
ちに主メモリ１１のアクセス動作が行われる。
が偽の場合には、選択信号４１の切替えおよびメモリ管
理ユニット３３の２回目のアドレス変換は行われず、直
ちに主メモリ１１のアクセス動作が行われる。
上記のキャッシュミスの最終判断によって例えば主メモ
リ１１からのデータ読出しが行われ、その読出しデータ
をキャッシュデータメモリ２１に格納する際には、キャ
ッシュミス判定に際して参照されたエントリへのタグ情
報の登録が行われる。
リ１１からのデータ読出しが行われ、その読出しデータ
をキャッシュデータメモリ２１に格納する際には、キャ
ッシュミス判定に際して参照されたエントリへのタグ情
報の登録が行われる。
この登録されたタグ情報のアドレスタグＡＴＡＧには、
アドレスバス１２上の論理アドレスの下位ｎビットを除
く上位アドレスが用いられ、主メモリ保護情報Ｐおよび
共有メモリフラグＳＭＦには、図示せぬラッチにラッチ
されていた情報、即ちアドレスバス１２上の論理アドレ
スに対するアドレス変換で用いられたアドレス変換情報
中の主メモリ保護情報Ｐおよび共有メモリフラグＳＭＦ
が用いられる。
アドレスバス１２上の論理アドレスの下位ｎビットを除
く上位アドレスが用いられ、主メモリ保護情報Ｐおよび
共有メモリフラグＳＭＦには、図示せぬラッチにラッチ
されていた情報、即ちアドレスバス１２上の論理アドレ
スに対するアドレス変換で用いられたアドレス変換情報
中の主メモリ保護情報Ｐおよび共有メモリフラグＳＭＦ
が用いられる。
なお、前記実施例では、タグ情報中に共有メモリフラグ
ＳＭＦを持たせた場合について説明したが、共有メモリ
フラグＳＭＦは必ずしも必要でない。但し、この方式で
は、メモリ管理ユニット３３における１回目のアドレス
変換、即ちアドレスバス１２上の論理アドレスに対する
アドレス変換に供されたアドレス変換情報中の共有メモ
リフラグＳＭＦが真であれば、２回目のアドレス変換、
即ちキャッシュタグメモリ２２からのアドレスタグＡＴ
ＡＧに対するアドレス変換が行われてしまうため、この
アドレスタグＡＴＡＧで示される論理アドレス領域が共
有メモリ領域に割付けられていない場合には、この２回
目のアドレス変換が無駄になる。勿論、１回目のアドレ
ス変換に供されたアドレス変換情報中の共有メモリフラ
グＳＭＦが偽の場合には、２回目のアドレス変換は行わ
れないので、キャッシュミス発生時のアドレス変換が必
ず２回行われる従来方式に比べて主メモリアクセスが高
速となる。
ＳＭＦを持たせた場合について説明したが、共有メモリ
フラグＳＭＦは必ずしも必要でない。但し、この方式で
は、メモリ管理ユニット３３における１回目のアドレス
変換、即ちアドレスバス１２上の論理アドレスに対する
アドレス変換に供されたアドレス変換情報中の共有メモ
リフラグＳＭＦが真であれば、２回目のアドレス変換、
即ちキャッシュタグメモリ２２からのアドレスタグＡＴ
ＡＧに対するアドレス変換が行われてしまうため、この
アドレスタグＡＴＡＧで示される論理アドレス領域が共
有メモリ領域に割付けられていない場合には、この２回
目のアドレス変換が無駄になる。勿論、１回目のアドレ
ス変換に供されたアドレス変換情報中の共有メモリフラ
グＳＭＦが偽の場合には、２回目のアドレス変換は行わ
れないので、キャッシュミス発生時のアドレス変換が必
ず２回行われる従来方式に比べて主メモリアクセスが高
速となる。
［発明の効果］
以上詳述したようにこの発明によれば、論理アドレスキ
ャッシュ装置においてキャッシュミスが判定された際で
も、物理アドレス一致検出機構によって変換される２つ
の物理アドレスが一致する可能性がないことが予測でき
た場合には同検出機構による２回のアドレス変換が行わ
れることを禁止するようにしたので、不要なアドレス変
換動作が行われて主メモリアクセスが遅れることが防止
できる。
ャッシュ装置においてキャッシュミスが判定された際で
も、物理アドレス一致検出機構によって変換される２つ
の物理アドレスが一致する可能性がないことが予測でき
た場合には同検出機構による２回のアドレス変換が行わ
れることを禁止するようにしたので、不要なアドレス変
換動作が行われて主メモリアクセスが遅れることが防止
できる。
第１図はこの発明の一実施例を示すブロック構成図であ
る。 １１・・・主メモリ、１２・・・アドレスバス、２ｏ・
・・論理アドレスキャッシュメモリ装置、２１・・・キ
ャッシュデータメモリ、２２・・・キャッシュタグメモ
゛す、３０・・・物理アドレス一致検出機構、３１・・
・セレクタ、３２・・・アドレス変換テーブル、３３・
・・メモリ管理ユニット、３４・・・ラッチ、３５・・
・比較器、４ｏ・・・制御部。 出願人代理人 弁理士 鈴江武彦
る。 １１・・・主メモリ、１２・・・アドレスバス、２ｏ・
・・論理アドレスキャッシュメモリ装置、２１・・・キ
ャッシュデータメモリ、２２・・・キャッシュタグメモ
゛す、３０・・・物理アドレス一致検出機構、３１・・
・セレクタ、３２・・・アドレス変換テーブル、３３・
・・メモリ管理ユニット、３４・・・ラッチ、３５・・
・比較器、４ｏ・・・制御部。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）第１の所定サイズの１物理アドレス領域に対して
論理アドレスの第１フィールドで指定される異なる論理
アドレス領域の割付けが可能な共有メモリが確保される
主メモリの一部の写しが第２の所定サイズのブロック単
位で置かれるキャッシュデータメモリ、並びにこのキャ
ッシュデータメモリに置かれている上記各ブロックに対
応する論理アドレス領域を示すアドレスタグを含むタグ
情報が登録されるキャッシュタグメモリを有し、主メモ
リアクセス要求時にアクセス先を示す論理アドレスの第
２フィールドで上記キャッシュタグメモリを参照するこ
とによりキャッシュヒット／ミスを判別し、この判別結
果に応じて上記キャッシュデータメモリをアクセスする
論理アドレスキャッシュメモリ装置を備えた情報処理シ
ステムにおいて、 論理アドレスの上記第１フィールドで指定される各論理
アドレス領域がそれぞれ割付けられる物理アドレス領域
を示す物理アドレス情報およびこの物理アドレス領域が
上記共有メモリの一部を構成するか否かを示す共有メモ
リフラグを含むアドレス変換情報の群を有し、上記主メ
モリアクセス要求時の上記アクセス先を示す論理アドレ
スの上記第１フィールドを対応する上記アドレス変換情
報を用いて物理アドレス情報に変換する第１アドレス変
換、および上記主メモリアクセス要求による上記キャッ
シュタグメモリ参照時に同メモリから取出される上記タ
グ情報中の上記アドレスタグを対応する上記アドレス変
換情報を用いて物理アドレス情報に変換する第２アドレ
ス変換を行い、上記第１および第２アドレス変換結果の
一致を検出するための物理アドレス一致検出手段と、上
記アクセス先を示す論理アドレスの上記第２フィールド
で上記キャッシュタグメモリを参照した結果キャッシュ
ミスが判別された場合に上記物理アドレス一致検出手段
による上記第１アドレス変換を行わせ、この変換に供さ
れた上記アドレス変換情報中の上記共有メモリフラグの
状態に応じて上記物理アドレス一致検出手段による上記
第２アドレス変換および上記一致検出を行わせる制御手
段と、を具備し、上記制御手段は、上記共有メモリフラ
グが真でない場合には上記物理アドレス一致検出手段に
よる上記第２アドレス変換以降の動作を禁止するように
構成されていることを特徴とする論理アドレスキャッシ
ュ制御方式。 - （２）上記キャッシュタグメモリに登録されている上記
タグ情報に、同情報中の上記アドレスタグの示す論理ア
ドレス領域が割付けられる物理アドレス領域が上記共有
メモリの一部を構成するか否かを示す共有メモリフラグ
を付加し、上記キャッシュミスが判定され、且つキャッ
シュミス時に上記キャッシュタグメモリから取出される
上記タグ情報中の上記共有メモリフラグが真でない場合
には、上記制御手段は上記物理アドレス一致検出手段に
よる上記第２アドレス変換以降の動作を禁止するように
構成されていることを特徴とする第１請求項記載の論理
アドレスキャッシュ制御方式。 - （３）上記キャッシュタグメモリに登録されている上記
タグ情報に付加される上記共有メモリフラグには、同タ
グ情報中の上記アドレスタグに対応する上記アドレス変
換情報中の上記共有メモリフラグが用いられることを特
徴とする第２請求項記載の論理アドレスキャッシュ制御
方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132982A JPH01302444A (ja) | 1988-05-31 | 1988-05-31 | 論理アドレスキャッシュ制御方式 |
| US07/359,281 US5276829A (en) | 1988-05-31 | 1989-05-31 | Data processing system including cache memory for rapidly converting a logical address into a physical address using shared memory flag |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63132982A JPH01302444A (ja) | 1988-05-31 | 1988-05-31 | 論理アドレスキャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302444A true JPH01302444A (ja) | 1989-12-06 |
Family
ID=15094021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132982A Pending JPH01302444A (ja) | 1988-05-31 | 1988-05-31 | 論理アドレスキャッシュ制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5276829A (ja) |
| JP (1) | JPH01302444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930833A (en) * | 1994-04-19 | 1999-07-27 | Hitachi, Ltd. | Logical cache memory storing logical and physical address information for resolving synonym problems |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0543032A1 (en) * | 1991-11-16 | 1993-05-26 | International Business Machines Corporation | Expanded memory addressing scheme |
| US5548752A (en) * | 1994-08-10 | 1996-08-20 | Motorola, Inc. | Method and system for storing data in a memory device |
| US5890221A (en) * | 1994-10-05 | 1999-03-30 | International Business Machines Corporation | Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit |
| US5864852A (en) * | 1996-04-26 | 1999-01-26 | Netscape Communications Corporation | Proxy server caching mechanism that provides a file directory structure and a mapping mechanism within the file directory structure |
| US7555458B1 (en) * | 1996-06-05 | 2009-06-30 | Fraud Control System.Com Corporation | Method of billing a purchase made over a computer network |
| US8229844B2 (en) | 1996-06-05 | 2012-07-24 | Fraud Control Systems.Com Corporation | Method of billing a purchase made over a computer network |
| US20030195846A1 (en) * | 1996-06-05 | 2003-10-16 | David Felger | Method of billing a purchase made over a computer network |
| US6298411B1 (en) | 1999-01-05 | 2001-10-02 | Compaq Computer Corporation | Method and apparatus to share instruction images in a virtual cache |
| US6560690B2 (en) * | 2000-12-29 | 2003-05-06 | Intel Corporation | System and method for employing a global bit for page sharing in a linear-addressed cache |
| US6654865B2 (en) * | 2002-01-31 | 2003-11-25 | Ubicom, Inc. | Netbufs: communication protocol packet buffering using paged memory management |
| US7882299B2 (en) * | 2004-12-21 | 2011-02-01 | Sandisk Corporation | System and method for use of on-chip non-volatile memory write cache |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4622631B1 (en) * | 1983-12-30 | 1996-04-09 | Recognition Int Inc | Data processing system having a data coherence solution |
| US4742450A (en) * | 1986-01-16 | 1988-05-03 | International Business Machines Corporation | Method to share copy on write segment for mapped files |
| US4843542A (en) * | 1986-11-12 | 1989-06-27 | Xerox Corporation | Virtual memory cache for use in multi-processing systems |
| US4939641A (en) * | 1988-06-30 | 1990-07-03 | Wang Laboratories, Inc. | Multi-processor system with cache memories |
-
1988
- 1988-05-31 JP JP63132982A patent/JPH01302444A/ja active Pending
-
1989
- 1989-05-31 US US07/359,281 patent/US5276829A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5930833A (en) * | 1994-04-19 | 1999-07-27 | Hitachi, Ltd. | Logical cache memory storing logical and physical address information for resolving synonym problems |
| US6138226A (en) * | 1994-04-19 | 2000-10-24 | Hitachi Ltd. | Logical cache memory storing logical and physical address information for resolving synonym problems |
| US6324634B1 (en) | 1994-04-19 | 2001-11-27 | Hitachi, Ltd. | Methods for operating logical cache memory storing logical and physical address information |
Also Published As
| Publication number | Publication date |
|---|---|
| US5276829A (en) | 1994-01-04 |
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