JPH01302838A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH01302838A JPH01302838A JP63133806A JP13380688A JPH01302838A JP H01302838 A JPH01302838 A JP H01302838A JP 63133806 A JP63133806 A JP 63133806A JP 13380688 A JP13380688 A JP 13380688A JP H01302838 A JPH01302838 A JP H01302838A
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- Japan
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- silicon
- opening
- film
- semiconductor device
- oxide film
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に関し、特に
その素子分離構造に関するものである。
その素子分離構造に関するものである。
高集積化を目指す今日の集積回路技術において、それを
構成する素子の設計寸法が比例縮小側にしたがって微細
化する傾向が顕著であり、素子分離領域もその例外では
ない。従来、素子分離はＬＯＧＯ３（Ｌｏｃａｌ ０
ｘｉｚａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法と呼ばれ
る技術が多用されてきた。これは熱酸化を防止する役割
をもつシリコン窒化膜が素子領域を覆うことによって、
自己整合的に素子分離領域を形成することができるから
である。しかし、バーズ・ピークと称されるシリコン酸
化膜の喰い込み現象が発生するため、１μｍ以下の微細
素子分１ｉｉＩ領域を形成することが困難になってきた
。
構成する素子の設計寸法が比例縮小側にしたがって微細
化する傾向が顕著であり、素子分離領域もその例外では
ない。従来、素子分離はＬＯＧＯ３（Ｌｏｃａｌ ０
ｘｉｚａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法と呼ばれ
る技術が多用されてきた。これは熱酸化を防止する役割
をもつシリコン窒化膜が素子領域を覆うことによって、
自己整合的に素子分離領域を形成することができるから
である。しかし、バーズ・ピークと称されるシリコン酸
化膜の喰い込み現象が発生するため、１μｍ以下の微細
素子分１ｉｉＩ領域を形成することが困難になってきた
。
そこで、アイ・イー・イー・イー・トランザクション・
オプ・エレクトロン・デバイシズ（ＩＥＥＥＴｒａｎｓ
、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）の１９８４年、
第ＥＤ−３１巻第９号の１２８３頁から１２８８頁に、
シリコンの選択エピタキシャル成長を用いた新しい微細
素子分離方法がエヌ・エンド−（Ｎ、 Ｅｎｄｏ）によ
って捉案された。この方法による素子分離構造を有する
ＭＯ３電界効果トランジスタの斜視断面図を模式的に第
３図に示したが、ここで１１はシリコン基板、１２はシ
リコン酸化膜、１３はシリコン窒化膜、１４はシリコン
選択エピタキシャル膜、１５はゲート酸化膜、１６は多
結晶シリコンゲート電極、１７はドレイン領域、Ｉ８は
ソース領域をそれぞれ示す。
オプ・エレクトロン・デバイシズ（ＩＥＥＥＴｒａｎｓ
、Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）の１９８４年、
第ＥＤ−３１巻第９号の１２８３頁から１２８８頁に、
シリコンの選択エピタキシャル成長を用いた新しい微細
素子分離方法がエヌ・エンド−（Ｎ、 Ｅｎｄｏ）によ
って捉案された。この方法による素子分離構造を有する
ＭＯ３電界効果トランジスタの斜視断面図を模式的に第
３図に示したが、ここで１１はシリコン基板、１２はシ
リコン酸化膜、１３はシリコン窒化膜、１４はシリコン
選択エピタキシャル膜、１５はゲート酸化膜、１６は多
結晶シリコンゲート電極、１７はドレイン領域、Ｉ８は
ソース領域をそれぞれ示す。
第３図に示した素子分離構造では、シリコン酸化膜１２
の開口部側壁にシリコン窒化膜１３を設けているので、
シリコン選択エピタキシャル膜１４の結晶性がシリコン
窒化膜１３を設けない場合に比べて向上する傾向がある
。これは、シリコン窒化膜が局部的な歪をつくり、結晶
成長を含む種々の工程で混入される重金属をゲッタリン
グする効果をもつためと考えられる。しかし、シリコン
とシリコン窒化膜との界面に固定電荷による反転層が側
壁近傍のシリコン選択エピタキシャル膜１４に形成され
易いので、第３図に矢印で示すようなドレイン領域エフ
からソース領域Ｉ８へのリーク電流が観察され、ＭＯ３
電界効果トランジスタの特性を低下させるという問題点
があった。
の開口部側壁にシリコン窒化膜１３を設けているので、
シリコン選択エピタキシャル膜１４の結晶性がシリコン
窒化膜１３を設けない場合に比べて向上する傾向がある
。これは、シリコン窒化膜が局部的な歪をつくり、結晶
成長を含む種々の工程で混入される重金属をゲッタリン
グする効果をもつためと考えられる。しかし、シリコン
とシリコン窒化膜との界面に固定電荷による反転層が側
壁近傍のシリコン選択エピタキシャル膜１４に形成され
易いので、第３図に矢印で示すようなドレイン領域エフ
からソース領域Ｉ８へのリーク電流が観察され、ＭＯ３
電界効果トランジスタの特性を低下させるという問題点
があった。
本発明の目的は、このような問題点を解決した半導体装
置およびその製造方法を提供することにある。
置およびその製造方法を提供することにある。
本発明は、非晶質絶縁膜開口部の中に選択エピタキシャ
ル成長法によってシリコンを埋込んだ素子分離構造を有
する半導体装置において、前記非晶質絶縁膜開口部の底
部側壁をシリコン窒化膜とし、前記非晶質絶縁膜開口部
の上部側壁をシリコン酸化膜としたことを特徴としてい
る。
ル成長法によってシリコンを埋込んだ素子分離構造を有
する半導体装置において、前記非晶質絶縁膜開口部の底
部側壁をシリコン窒化膜とし、前記非晶質絶縁膜開口部
の上部側壁をシリコン酸化膜としたことを特徴としてい
る。
また、本発明の半導体装置の製造方法は、シリコン基板
にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜に垂直側壁をもつ開口部を設ける工
程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピタ
キシャル成長して前記開口部の途中まで埋込む工程と、 前記開口部側壁に露呈しているシリコン窒化膜を除去す
る工程と、 さらにシリコンを選択的にエピタキシャル成長する工程
とを含むことを特徴としている。
にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜に垂直側壁をもつ開口部を設ける工
程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピタ
キシャル成長して前記開口部の途中まで埋込む工程と、 前記開口部側壁に露呈しているシリコン窒化膜を除去す
る工程と、 さらにシリコンを選択的にエピタキシャル成長する工程
とを含むことを特徴としている。
混入した重金属のゲッタリング作用をもつシリコン窒化
膜が結晶欠陥の発生を阻止し、素子が形成されるシリコ
ン表面近傍側壁のシリコン酸化膜が固定電荷による反転
現象を防止する。その結果、半導体装置の接合リーク電
流や側壁に沿って流れるリーク電流を著しく低減でき、
半導体装置の電気的特性を大きく改善する。
膜が結晶欠陥の発生を阻止し、素子が形成されるシリコ
ン表面近傍側壁のシリコン酸化膜が固定電荷による反転
現象を防止する。その結果、半導体装置の接合リーク電
流や側壁に沿って流れるリーク電流を著しく低減でき、
半導体装置の電気的特性を大きく改善する。
次に、本発明の実施例を図面を用いて詳述する。
第１図は本発明の一実施例である半導体装置の素子分離
構造を示す模式的断面図である。この素子分離構造は、
シリコン酸化膜２に設けられた開口部の中に選択エピタ
キシャル成長法によってシリコン膜４を埋込んだ素子分
離構造であり、開口部の底部側壁をシリコン窒化膜３と
している。なお、１はシリコン基板である。
構造を示す模式的断面図である。この素子分離構造は、
シリコン酸化膜２に設けられた開口部の中に選択エピタ
キシャル成長法によってシリコン膜４を埋込んだ素子分
離構造であり、開口部の底部側壁をシリコン窒化膜３と
している。なお、１はシリコン基板である。
シリコン選択エピタキシャル膜４は結晶欠陥のない良質
の結晶をもつシリコン成長膜であり、シリコンと側壁シ
リコン酸化膜２との界面に固定電荷を低減して側壁近傍
を流れるリーク電流を著しく低下させる。
の結晶をもつシリコン成長膜であり、シリコンと側壁シ
リコン酸化膜２との界面に固定電荷を低減して側壁近傍
を流れるリーク電流を著しく低下させる。
この実施例では、シリコン酸化膜に開口部が設けられて
いるが、非晶質絶縁膜に開口部が設けられ、この非晶質
絶縁膜開口部の中に選択エビタキシャル成長法によって
シリコンを埋込んだ素子分離構造においては、非晶質絶
縁膜開口部の底部側壁をシリコン窒化膜とし、開口部の
上部側壁をシリコン酸化膜とする。
いるが、非晶質絶縁膜に開口部が設けられ、この非晶質
絶縁膜開口部の中に選択エビタキシャル成長法によって
シリコンを埋込んだ素子分離構造においては、非晶質絶
縁膜開口部の底部側壁をシリコン窒化膜とし、開口部の
上部側壁をシリコン酸化膜とする。
次に、本発明の半導体装置の製造方法の実施例を説明す
る。
る。
第２図は本発明の一実施例であるｎチャネル間Ｏ８電界
効果トランジスタの製造工程を順に示した模式図である
。
効果トランジスタの製造工程を順に示した模式図である
。
比抵抗０．５Ωｃｍ程度のｐ型（１００）面シリコン基
板２１を熱酸化して約１．６μｍのシリコン酸化膜２２
を形成し、露光技術と反応性イオンエツチング技術とを
用いて垂直状の加工形状をもつ開口部を設け、続いて５
０ｎｍのシリコン窒化膜２３をＣＶＤ法で堆積した後、
続いて反応性エツチング技術でシリコン窒化膜を除去す
ると、シリコン酸化膜開口部の側壁のみにシリコン窒化
膜が残る。露呈したシリコン基板ｌを清浄表面にした後
、ジクロルシラン（Ｓ ｉ ＨｚＣＩｇ）と塩化水素（
ＨＣ＃ ）および水素（Ｈ２）を適当な割合で導入し、
５０Ｔ。
板２１を熱酸化して約１．６μｍのシリコン酸化膜２２
を形成し、露光技術と反応性イオンエツチング技術とを
用いて垂直状の加工形状をもつ開口部を設け、続いて５
０ｎｍのシリコン窒化膜２３をＣＶＤ法で堆積した後、
続いて反応性エツチング技術でシリコン窒化膜を除去す
ると、シリコン酸化膜開口部の側壁のみにシリコン窒化
膜が残る。露呈したシリコン基板ｌを清浄表面にした後
、ジクロルシラン（Ｓ ｉ ＨｚＣＩｇ）と塩化水素（
ＨＣ＃ ）および水素（Ｈ２）を適当な割合で導入し、
５０Ｔ。
ｒｒの減圧下と９５０℃の基板温度を用いて約１μｍの
シリコンの選択エピタキシャル膜２４を成長すると第２
図（ａ）の構造が得られる。
シリコンの選択エピタキシャル膜２４を成長すると第２
図（ａ）の構造が得られる。
続いて、熱リン酸を用いて開口部上部の側壁に存在する
シリコン窒化膜２３を除去し、再び同じ条件で約０．６
μｍのシリコン選択エピタキシャル膜を成長すると第２
図（ｂ）で示されるように絶縁膜であるシリコン酸化膜
２２とほぼ同一平面となるシリコン表面が得られる。
シリコン窒化膜２３を除去し、再び同じ条件で約０．６
μｍのシリコン選択エピタキシャル膜を成長すると第２
図（ｂ）で示されるように絶縁膜であるシリコン酸化膜
２２とほぼ同一平面となるシリコン表面が得られる。
続いて、ゲート酸化膜２５を形成した後、パンチスルー
防止用の深いボロンイオン注入、しきい値電圧調整用の
浅いボロンイオン注入を行い、０．５μｍの多結晶シリ
コンをＣＶＤ法で堆積する。通常の写真蝕刻技術を用い
て多結晶シリコンゲート電極２６を形成し、しかる後、
１５０ｋｅＶの加速エネルギーと５ Ｘ１０１５ｃｍ−
”のドーズ量の注入条件によって砒素をイオン注入し、
９５０℃で熱処理すると、ゲート電極２６はｎ型に低抵
抗化されると同時に、ソース・ドレイン領域２７が形成
される。このようにして、第２図（ｃ）の構造が得られ
る。
防止用の深いボロンイオン注入、しきい値電圧調整用の
浅いボロンイオン注入を行い、０．５μｍの多結晶シリ
コンをＣＶＤ法で堆積する。通常の写真蝕刻技術を用い
て多結晶シリコンゲート電極２６を形成し、しかる後、
１５０ｋｅＶの加速エネルギーと５ Ｘ１０１５ｃｍ−
”のドーズ量の注入条件によって砒素をイオン注入し、
９５０℃で熱処理すると、ゲート電極２６はｎ型に低抵
抗化されると同時に、ソース・ドレイン領域２７が形成
される。このようにして、第２図（ｃ）の構造が得られ
る。
続いて、眉間絶縁膜２８として０．５μｍのシリコン酸
化膜をＣＶＤ法で堆積し、同様の写真蝕刻技術によって
コンタクト孔を形成し、シリコンを１％含有した１μｍ
のアルミニウムをスパンタ法で蒸着し、配線電極２９を
形成する。４５０℃の熱処理によってアルミニウムアロ
イを施し第２図（ｄ）の構造を得る。
化膜をＣＶＤ法で堆積し、同様の写真蝕刻技術によって
コンタクト孔を形成し、シリコンを１％含有した１μｍ
のアルミニウムをスパンタ法で蒸着し、配線電極２９を
形成する。４５０℃の熱処理によってアルミニウムアロ
イを施し第２図（ｄ）の構造を得る。
以上のようにして、選択エピタキシャル成長法を利用し
た素子分離構造を有するｎチャネル間Ｏ８電界効果トラ
ンジスタが製作された。
た素子分離構造を有するｎチャネル間Ｏ８電界効果トラ
ンジスタが製作された。
本実施例ではｎチャネルＭＯ３電界効果トランジスタに
ついて述べたが、０ＭＯ３素子やバイポーラトランジス
タあるいはそれらの集積回路を形成する素子分離構造に
も適用できることは明らかである。
ついて述べたが、０ＭＯ３素子やバイポーラトランジス
タあるいはそれらの集積回路を形成する素子分離構造に
も適用できることは明らかである。
また、選択エピタキシャル成長法には、５ｉＨＩＣ１ｚ
−ＨＣｔｔ系を用いたが５ｉＨａ −ＨＣｌ系を用いて
も構わない。
−ＨＣｔｔ系を用いたが５ｉＨａ −ＨＣｌ系を用いて
も構わない。
本発明によれば、混入した重金属のゲンタリング作用を
もつシリコン窒化膜が結晶欠陥の発生を阻止し、素子が
形成されるシリコン表面近傍側壁のシリコン酸化膜が固
定電荷による反転現象を防止することができる。その結
果、半導体装置の接合リーク電流や側壁に沿って流れる
リーク電流を著しく低減でき、半導体装置の電気的特性
を大きく改善することができた。
もつシリコン窒化膜が結晶欠陥の発生を阻止し、素子が
形成されるシリコン表面近傍側壁のシリコン酸化膜が固
定電荷による反転現象を防止することができる。その結
果、半導体装置の接合リーク電流や側壁に沿って流れる
リーク電流を著しく低減でき、半導体装置の電気的特性
を大きく改善することができた。
第１図は本発明による半導体装置の素子分離構造を示す
模式的断面図、 第２図は本発明の製造方法によるｎチャネル間Ｏ８電界
効果トランジスタの製造工程を順に示した模式図、 第３図は従来の素子分離構造を示す斜視断面図である。 １、１１．２１・・シリコン基板 ２、１２．２２・・シリコン酸化膜 ３、１３．２３・・シリコン窒化膜 ４、１４．２４・・シリコン選択エピタキシャル瞼 １５、２５・・・・ゲート酸化膜 １６．２６・・・・多結晶シリコンゲート電極１７・・
・・・・ドレイン領域 １８・・・・・・ソース領域 ２７・・・・・・ソース・ドレイン領域２８・・・・・
・層間絶縁膜 ２９・・・・・・アルミニウム配線電極代理人 弁理士
岩 佐 義 幸 第１図 第３図
模式的断面図、 第２図は本発明の製造方法によるｎチャネル間Ｏ８電界
効果トランジスタの製造工程を順に示した模式図、 第３図は従来の素子分離構造を示す斜視断面図である。 １、１１．２１・・シリコン基板 ２、１２．２２・・シリコン酸化膜 ３、１３．２３・・シリコン窒化膜 ４、１４．２４・・シリコン選択エピタキシャル瞼 １５、２５・・・・ゲート酸化膜 １６．２６・・・・多結晶シリコンゲート電極１７・・
・・・・ドレイン領域 １８・・・・・・ソース領域 ２７・・・・・・ソース・ドレイン領域２８・・・・・
・層間絶縁膜 ２９・・・・・・アルミニウム配線電極代理人 弁理士
岩 佐 義 幸 第１図 第３図
Claims (2)
- （１）非晶質絶縁膜開口部の中に選択エピタキシャル成
長法によってシリコンを埋込んだ素子分離構造を有する
半導体装置において、 前記非晶質絶縁膜開口部の底部側壁をシリコン窒化膜と
し、前記非晶質絶縁膜開口部の上部側壁をシリコン酸化
膜としたことを特徴とする半導体装置。 - （２）シリコン基板にシリコン酸化膜を形成する工程と
、 前記シリコン酸化膜に垂直側壁をもつ開口部を設ける工
程と、 前記垂直側壁にシリコン窒化膜を形成する工程と、 露呈したシリコン基板のみに選択的にシリコンをエピタ
キシャル成長して前記開口部の途中まで埋込む工程と、 前記開口部側壁に露呈しているシリコン窒化膜を除去す
る工程と、 さらにシリコンを選択的にエピタキシャル成長する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133806A JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133806A JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302838A true JPH01302838A (ja) | 1989-12-06 |
| JP2679111B2 JP2679111B2 (ja) | 1997-11-19 |
Family
ID=15113472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133806A Expired - Lifetime JP2679111B2 (ja) | 1988-05-31 | 1988-05-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679111B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455366B1 (en) | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| US6727567B2 (en) * | 1999-12-15 | 2004-04-27 | Agere Systems Inc | Integrated circuit device substrates with selective epitaxial growth thickness compensation |
| KR100444313B1 (ko) * | 1997-06-28 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JP2005210032A (ja) * | 2004-01-26 | 2005-08-04 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置 |
-
1988
- 1988-05-31 JP JP63133806A patent/JP2679111B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444313B1 (ko) * | 1997-06-28 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| US6455366B1 (en) | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| US6727567B2 (en) * | 1999-12-15 | 2004-04-27 | Agere Systems Inc | Integrated circuit device substrates with selective epitaxial growth thickness compensation |
| JP2005210032A (ja) * | 2004-01-26 | 2005-08-04 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679111B2 (ja) | 1997-11-19 |
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